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Un système microprogramable multiprocesseur de filtrage en ligne des dimuons de hautes masses a été développé comme trigger de second niveau dans le cadre de l'expérience NA10 au SPS du CERN. Cette thèse présente le matériel et décrit en détails le logiciel et les performances du filtrage.

L'évolution des technologies d'intégration sur silicium permet de réaliser des systèmes sur puce (SoC) implémentant un nombre croissant d'unités de traitement. Les structures de communication sur puce deviennent un lélément essentiel pour la conception d'un SoC. dans ce contexte, le LETI propose une plateforme implémentant les fonctionnalités de la couche physique pour des systèmes de télécommunication sans-fil haut-débit en utilisant une architecture de réseaux sur puces (NoC). Les contributions de cette thèse portent d'abord sur la modélisation des NoC. L'environnement de modélisation proposé est basé sur l'outil de simulation NS-2. Ensuite, les travaux abordent les problèmatiques de la gestion des communications et du contrôle des traitements avec un système distribué sur un NoC. La solution présentée utilise une architecture d'interface réseau reconfigurable associée à chaque unité de traitement. L'ensemble de cette approche a été modélisé et simulé dans un environnement mixte VHDL et SystemC.

Les travaux présentés dans ce document concernent la conception conjointe matériel/logiciel (Hardware/Software Co-design) d'applications orientées multimédia (essentiellement de type "enfouies" ou embedded) à un niveau d'abstraction dit système. Ces travaux sont menés au sein du L.E.S.T.E.R dans le groupe de recherche Adéquation Architecture Systèmes (AAS).<br />Les systèmes enfouis sont de plus en plus présents dans la vie quotidienne, que ce soit pour un usage professionnel ou personnel. On peut citer par exemple les téléphones mobiles, les assistants personnels (PDA), les consoles de jeux vidéos portables, les lecteurs multimédias portables (MP3 et consorts). On trouve aussi de plus en plus de systèmes enfouis dans les automobiles, les appareils domestiques "intelligents" etc. Les fonctions qui peuvent être intégrées dans ce type de système peuvent être, par exemple, de type traitement de signal numérique (filtrage, compression/décompression audio-vidéo,...), de type télécommunication (protocole réseau,...) ou bien encore contrôle/commande (domotique...).<br />La complexité grandissante des applications fait qu'il est nécessaire de pouvoir aborder leurs conceptions à des niveaux d'abstractions élevés. En effet, il est très intéressant de travailler à ces niveaux (par exemple au niveau système) car les gains (en surface/temps/consomation/coût) qu'il est possible d'obtenir par diverses transformations (tant algorithmiques qu'architecturales) sont proportionnels au niveau d'abstraction auquel on se situe. De plus, les décisions prises au niveau système peuvent avoir un impact très important en terme de développement industriel.<br />En effet, une mauvaise adéquation application/architecture (architecture sur/sous-dimensionnée ou mal adaptée aux caractéristiques de l'application) peut imposer, soit de mettre sur le marché un produit trop cher ou peu performant, soit de relancer un cycle de conception entraînant des délais pouvant être rédhibitoires. L'ensemble de ces décisions à prendre peut être vu comme un espace de solutions potentielles à parcourir. Celui-ci étant très vaste pour une application (ensemble des couples algorithmes / architectures), il est nécessaire de l'explorer et d'effectuer des choix afin de le réduire. On conçoit aisément que cette exploration, lorsqu'elle est effectuée au niveau système, doit présenter un bon compromis vitesse (espace des solutions très vaste) Vs. précision (les choix faits sont lourds en conséquence pour la suite du flot de conception).<br />Les outils de conception actuels, pour de tels systèmes, sont connus sous le nom d'outils de codesign et se situent à des niveaux d'abstractions relativement faibles.<br />En outre, la plupart de ces outils partent d'une architecture cible figée (matériel et logiciel, par exemple un processeur et un ASIC) pour laquelle est choisie l'implantation soit matérielle (sur ASIC ou FPGA), soit logicielle de telle ou telle fonction pré-caractérisée. Ces outils ne permettent donc pas d'explorer les architectures propres aux différentes fonctions (estimation statique Vs. estimation dynamique). Il y a donc un nouveau pas à franchir, celui de l'exploration système comme moyen de choisir l'architecture cible ou bien encore de fixer les paramètres pour une architecture cible figée mais générique.<br />La méthode proposée dans cette thèse vise à réduire progressivement l'espace des solutions en permettant au concepteur d'effectuer des compromis entre plusieurs solutions, et ce à chaque niveau d'abstraction en s'appuyant sur un découpage fonctionnel et hiérarchique de l'application qui spécifie progressivement les aspects contrôles, traitements et transferts de données. La méthode est composée des éléments suivant : i) spécification de l'application dans un langage de haut niveau ; ii) caractérisation de l'application par un ensemble de métriques définissant l'orientation transfert mémoire, traitement ou contrôle ainsi que le parallélisme potentiel de ses sous-fonctions ; iii) estimation système dynamique des performances par l'exploration et l'exploitation du parallélisme ; iv) sélection des solutions prometteuses en vue de phases de projections architecturale et logicielle.

L'évolution des techniques et des capacités d'intégration entraîne une forte augmentation du volume d'information à manipuler, spécialement dans le domaine du traitement du signal et de l'image. La mémorisation des données doit donc faire l'objet d'une attention particulière lors de la conception de systèmes. La gestion des données en mémoire peut être traitée un haut niveau d'abstraction car il offre des opportunités d'optimisation plus importantes.Dans cette thèse, nous proposons une méthodologie de gestion des unités de mémorisation par la synthèse de haut niveau. Une analyse des données manipulées dans les applications TDSI a permis de définir un nouveau mécanisme de placement des données et de génération d'adresses et de mettre en œuvre une gestion d'anticipation des accès mémoire basée sur des modèles utilisés en gestion de production. Le travail réalisé a été intégré dans l'outil de synthèse d'architecture GAUT.

Les technologies actuelles permettent l'intégration de nombreux composants sur une seule puce. Ces systèmes appelés systèmes monopuce (SoC) sont un assemblage hétérogène de composants logiciels et matériels. La pression pour la qualité et les délais de mise sur le marché font de la validation de ces systèmes un point clé (70% du temps de conception). La vérification de l'intégration des SoCs, réalisée par simulation, consiste à valider les fonctionnalités des composants et leurs interconnexions dans le système. Elle est couramment effectuée par l'exécution de programmes logiciels sur les processeurs embarqués. Ces programmes sont généralement conçus à bas niveau (assembleur, C) ce qui rend difficile la réalisation de scénarii de test complexes nécessitant des mécanismes de synchronisation sophistiqués. De plus, leur utilisation n'est pas suffisante pour effectuer la validation complète d'un système. Ainsi, les contributions permettant d'accélérer la validation sont : (1) la définition d'une méthodologie de validation utilisant plusieurs techniques de vérification adressant les problèmes spécifiques aux SoCs ; (2) la définition d'une nouvelle méthode de vérification de l'intégration s'appuyant sur des programmes de test logiciel de haut niveau reposant sur un système d'exploitation. Cette méthode a été validée sur un système monopuce industriel destiné aux applications de télévision numérique haute définition.

Les microsystèmes connaissent depuis une dizaine années un développement important grâce à leur pouvoir de miniaturisation des systèmes complexes. A l'heure actuelle un grand nombre d'entreprises étudie la possibilité de faire passer leurs produits de l'échelle macroscopique à l'échelle microscopique. Cette translation d'échelle a pour but de réduire les coûts de production et d'augmenter les performances. Dans cette optique, ce travail de thèse a étudié une solution de disjoncteur thermique en technologie microsystème.<br />Le disjoncteur thermique protège les réseaux électriques contre des surcharges de courant en mesurant l'énergie qui s'écoule dans les fils<br />pendant une durée ? Au delà d'une énergie de seuil, le réseau est ouvert. Le composant microsystème réalisant cette fonction est un convertisseur électro-thermique à grande constante de temps.

L'effort principal de la première partie de cette thèse est concentré sur le développement de capteurs de pH-ISFET en technologie peu coûteuse et non modifiée de 0.6um CMOS (AMS). La recherche comprend une étude de faisabilité, la conception, la fabrication, et la caractérisation complète de sensibilité pH. Un des aspects principaux de la fiabilité du capteur d'ISFET est sa mise en boîtier. Plusieurs structures d'ISFET ont été conçues, fonctionnent et donnent des résultats exploitables. La contribution de bruit d'ISFETs <br />commerciaux, aussi bien que des nouveaux capteurs de pH conçus, est étudiée et mesurée. A la fin de la première partie, deux interfaces de capteurs ISFET sont présentées. Le but de la deuxième partie de cette thèse est d'étudier des inductances planaires suspendues à fort facteur de qualité Q pour des applications analogiques RF. Nous présentons des études, les calculs et la conception d'inductances suspendues sur puce <br />développées dans une technologie CMOS 0.8um (AMS). L'architecture de conception novatrice proposée maximalise le facteur de qualité Q. Les inductances suspendues peuvent être placées verticalement <br />au-dessus du substrat, et ainsi les effets parasites de substrat sont considérablement réduits. Les inducteurs passifs conçus ont des valeurs de 1nH à 7nH. Le facteur Q plus grand que dix est estimé à partir des calculs, et il est vérifié expérimentalement par des mesures de paramètres S.

Suivant les recommandations de l'ITRS 2003, il convient de s'intéresser aux circuits numériques asynchrones pour préparer l'avenir de la conception des circuits numériques. Sur le plan théorique, nous établissons le théorème de l'insensibilité aux délais des circuits numériques asynchrones. Pour spécifier un circuit numérique asynchrone par un programme faisant abstraction des délais, il faut et il suffit que le circuit vérifie trois propriétés fondamentales, que nous appelons propriétés d'insensibilité aux délais, i.e. persistance, sûreté et vivacité. Sur le plan pratique, nous choisissons le standard SystemC v2.0.1 de conception de systèmes numériques pour élaborer le premier modèle de circuits numériques asynchrones instrumenté pour la vérification des propriétés d'insensibilité aux délais, intégré dans un standard de conception de systèmes numériques. Nous mettons ce modèle en œuvre sur des exemples de taille réduite, mais significatifs, avant d'élargir la perspective.

La technologie de fabrication des circuits intégrés a permis de passer des composants spécifiques ASIC aux systèmes embarqués sur une seule puce (SoC). Ces systèmes sont construits par un assemblage de composants hétérogènes existants (préconçus). De plus, le flot de conception de SoC nécessite l'intégration de plusieurs outils provenant de différentes sources et ayant des domaines d'application variés, dans le but d'obtenir un flot de conception complet, ce qui n'existe pas aujourd'hui. L'intégration de composants hétérogènes est très difficile. Elle requiert une adaptation de leurs interfaces au réseau de communication embarqué. Cette adaptation nécessite la construction d'adaptateurs divers et très sophistiqués. Ces derniers sont obtenus par un assemblage de composants d'interface élémentaires.<br />L'intégration d'outils provenant de différentes sources dans un environnement de conception existant est aussi difficile. Elle nécessite une interopérabilité entre les différents outils dans le cadre d'un seul flot de conception complet. La manipulation d'outils et de composants hétérogènes dans un flot complet de conception SoC est un travail fastidieux, source d'erreurs, et coûteux en terme de temps de conception. Vu la pression du temps de mise sur le marché, un environnement ouvert à l'intégration automatique d'outils et de composants logiciels/matériels est devenue cruciale. La contribution de cette thèse concerne la construction d'un environnement de conception ouvert autour d'un format intermédiaire. Cet environnement permet l'intégration d'outils selon un modèle bien défini. Il permet aussi l'intégration automatique de composants logiciels/matériels selon un flot générique et des techniques de composition. Les concepts proposés ont été validés sur deux études de cas différentes : l'intégration de l'outil VCC de Cadence et l'intégration d'un IP de communication décrit à un haut niveau d'abstraction dans le flot de conception ROSES.