Comme la complexité des circuits VLSI croit, la tache de vérification des masques devient de plus en plus longue. L'utilisation des descriptions hiérarchiques permet le développement de méthodes d'analyse hiérarchique plus efficaces. Cette thèse explore une méthode de recherche géométrique par hiérarchie de Quadtrees et l'utilisation hiérarchique de l'algorithme d'équivalence union-find pour la recherche et la mise à jour des équivalences électriques. Des algorithmes hiérarchiques et géométriques utilisables pour l'édition, la vérification géométrique et topologique (connectique) de conceptions VLSI sont présentés. L'intérêt de telles méthodes dans la vérification et le compactage de ces conceptions est aussi aborde. Des quadtrees adaptatifs particuliers (mixed-quadtrees) ont été conçus et testés pour optimiser les outils conventionnels d'extraction et de vérification de la description géométrique des masques de conceptions non structurées et pour permettre une édition rapide de conceptions structurées. Ce document présente les arguments qui ont contribue à la conception d'un tel sous-systeme de recherche géométrique et topologique, le sous-système lui-même et certains algorithmes hiérarchiques. Les méthodes hiérarchiques, géométriques et topologiques ainsi explorées, sont applicables à un grand nombre de taches, comme l'extraction des conceptions, leur vérification, leur édition et leur compactage et sur des descriptions symboliques ou réelles. Ces méthodes permettent l'utilisation interactive d'un certain nombre d'algorithmes d'extraction, de vérification et d'adaptation des conceptions éditées à un ensemble de règles technologiques. Un extracteur et vérificateur géométrique et topologique de conceptions structurées est actuellement réalisé dans le but d'évaluer hiérarchiquement l'efficacité de tels algorithmes. Un aperçu des problèmes qui peuvent être résolus plus rapidement ou dans un mode interactif est également présenté