Com a tecnologia digital, as redes de comunicação têm sido de fundamental importância para o bom funcionamento das subestações de energia elétrica. Criado em 2002, o padrão IEC 61850 busca harmonizar a diversidade de equipamentos e fabricantes, e possibilitar a integração de dados para que o máximo de benefícios possa ser extraído. Nesse contexto, o protocolo GOOSE (Generic Object Oriented Substation Event), pertinente ao padrão IEC 61850, é um datagrama multicast concebido para funcionar na rede local ou de longa distância que interliga as subestações de energia elétrica. Nos ambientes de longa distância, o tráfego de dentro para fora, e vice-versa, deveria passar por um firewall. Porém, a tecnologia de firewall atual não é capaz de inspecionar as mensagens GOOSE reais ou originadas a partir de um ataque, e afeta o tempo de transferência das mesmas, que, no enlace de comunicação, não deve exceder 5ms. Dessa forma, o objetivo deste trabalho é desenvolver um firewall em hardware reconfigurável, por meio da plataforma NetFPGA, de modo que o incremento no tempo de propagação de uma mensagem GOOSE, Tipo 1A (Trip), ao transpor o dispositivo de segurança, não ultrapasse 20% do tempo total destinado ao enlace de comunicação. Por ter a capacidade de ser um acelerador, construído por meio de hardware reconfigurável FPGA (Field Programmable Gate Array), a NetFPGA conduz enlaces Gigabit, e torna possível examinar e estabelecer regras iniciais de autorização ou negação para o tráfego de mensagens GOOSE, manipulando os campos do quadro ISO/IEC 8802-3. O incremento no tempo máximo de propagação de uma mensagem com 1518 bytes foi de 77,39 μs, com 77,38 μs de tempo médio. Um algoritmo de criptografia e outro de autenticação também foram testados e mensagens falsas não conseguiram transpor o firewall. No momento atual da pesquisa, concluiu-se que o firewall em NetFPGA, pertinente ao conjunto de recursos de hardware e software destinados a garantir a segurança de uma rede, é capaz de rejeitar mensagens GOOSE falsas e fornecer segurança aos dispositivos ativos de uma subestação, sem atrasos adicionais superiores a 1ms. / With the digital technology, the communication networks have been of fundamental importance for the good performance of power substations. Created in 2002, the IEC 61850 standard seeks for harmonization of the different equipment and manufacturers, enabling the integration of data for maximum performance. In this context, the GOOSE (Generic Object Oriented Substation Event) message, concerning the IEC 61850 standard, is a multicast datagram, designed to operate in LAN or WAN that connects power substations. In the long-distance environment, the propagation time in the communication link must not exceed 5ms. The current firewall technology is not able to differ true GOOSE messages from the ones originated from an attack, and it affects the transfer time of messages. The objective of this research is to develop a reconfigurable firewall hardware, using the NetFPGA platform, so that the increase in propagation time of a GOOSE message, Type 1A (Trip), does not exceed 20% of the total time allocated to the link communication. Due to the ability of NetFPGA of being an accelerator, and having been built by using reconfigurable FPGA (Field Programmable Gate Array) leading to Gigabit links, it was possible to examine and establish initial rules of authorization or denial of GOOSE messages by manipulating some of the fields from the table ISO/IEC 8802-3. The increase in the maximum propagation time of a message of 1518 bytes was 77.39 μs, with the average of 77.38 μs. Fake messages failed to cross the firewall. Results from a process of authentication and encryption were also presented. At the present study, it has been concluded that the firewall using NetFPGA, concerning the hardware and software in order to ensure the security of a network, is able to reject false GOOSE messages and provide security to devices of a power substation without time increments greater than 1ms.

Este trabalho de pesquisa tem por objetivo o desenvolvimento de um coprojeto de hardware/software para o algoritmo de correlação de imagens visando atingir um ganho de desempenho com relação à implementação totalmente em software. O trabalho apresenta um comparativo entre um conjunto bastante amplo e significativo de configurações diferentes do soft-processor Nios II implementadas em FPGA, inclusive com a adição de novas instruções dedicadas. O desenvolvimento do co-projeto foi feito com base em uma modificação do método baseado em profiling adicionando-se um ciclo de desenvolvimento e de otimização de software. A comparação foi feita com relação ao tempo de execução para medir o speedup alcançado durante o desenvolvimento do co-projeto que atingiu um ganho de desempenho significativo. Também analisou-se a influência de estruturas de hardware básicas e dedicadas no tempo de execução final do algoritmo. A análise dos resultados sugere que o método se mostrou eficiente considerando o speedup atingido, porém o tempo total de execução ainda ficou acima do esperado, considerando-se a necessidade de execução e processamento de imagens em tempo real dos sistemas de navegação robótica. No entanto, destaca-se que as limitações de processamento em tempo real estão também ligadas as restrições de desempenho impostas pelo hardware adotado no projeto, baseado em uma FPGA de baixo custo e capacidade média / This work presents a FPGA based hardware/software co-design for image normalized cross correlation algorithm. The main goal is to achieve a significant speedup related to the execution time of the all-software implementation. The co-design proposed method is a modified profiling-based method with a software development step. The executions were compared related to execution time resulting on a significant speedup. To achieve this speedup a comparison between 21 different configurations of Nios II soft-processor was done. Also hardware influence on execution time was evaluated to know how simple hardware structures and specific hardware structures influence algorithm final execution time. Result analysis suggest that the method is very efficient considering achieved speedup but the final execution time still remains higher, considering the need for real time image processing on robotic navigation systems. However, the limitations for real time processing are a consequence of the hardware adopted in this work, based on a low cost and capacity FPGA

Visando representar linhas retas digitais, segmentos digitalizados e arcos, cada uma das linhas de pesquisa disponíveis apresenta suas vantagens e aplicações apropriadas. No entanto, considerando as complexidades de cenários do mundo real, o uso dessas representações não é tão popular em situações que requerem modelos flexíveis ou envolvendo interferências espúrias. As tecnologias adaptativas são formalismos da ciência da computação capazes de alterar seu comportamento dinamicamente, sem a interferência de agentes externos, em resposta a estímulos de entrada. Ao serem capazes de responder às mencionadas condições variáveis do ambiente, os dispositivos adaptativos naturalmente tendem a apresentar a flexibilidade requerida para atuarem em cenários dinâmicos. Assim, este trabalho investiga uma alternativa fundamentada no autômato finito adaptativo por meio do dispositivo denominado segmento digitalizado adaptativo, que incorpore o poder expressivo de representar parâmetros desses segmentos. Dentre esses parâmetros destacam-se a capacidade de representar as tolerâncias, a escalabilidade, os erros causados por desvios em ângulo ou em comprimento dos segmentos mencionados, resultando em estruturas mais flexíveis. Considerando que os métodos sintáticos são estruturais, os segmentos digitalizados adaptativos são modelados por conjuntos de regras, partindo-se de primitivas, concebendo-se as funções adaptativas correspondentes para alteração dos estados e de regras de transição. Posteriormente, estruturas mais elaboradas são concebidas relacionadas a arcos digitais pelos quais cadeias (strings) estimulam, em um passo único, autômatos finitos adaptativos que implementam segmentos digitalizados adaptativos. As implementações utilizam uma ferramenta cujo núcleo é um simulador para edição dos arquivos que compõem os autômatos. Consequentemente, o método proposto torna-se uma alternativa relativamente simples e intuitiva comparando-se com as abordagens existentes, apresentando capacidade de aprendizagem, além de ser computacionalmente poderosa. / For the representation of digital straight lines, digitized straight line segments and arcs, each of the available research approaches has its advantages and suitable applications. However, taking into account the complexities of real-world scenarios, the use of these representations is not so popular in situations that require flexible models or involving spurious interferences. Adaptive technologies are computer science formalisms able to change their behavior dynamically, without the interference of external agents, in response to incoming stimuli. By being able to respond to changing environmental conditions, adaptive devices naturally tend to have the required flexibility to work in dynamic scenarios. Thus, the purpose of this study is to investigate an alternative based on adaptive finite automaton through the device called adaptive digitized straight line segment, incorporating the expressive power to represent parameters of these segments. Among these parameters, emphasis is given to the ability to represent tolerances, scalability or errors caused by deviations in angle or length of the mentioned segments, resulting in more flexible structures. Whereas syntactic methods are structural, adaptive digitized straight line segments are modeled by sets of rules, starting from primitives, conceiving the corresponding adaptive functions to amend the set of states and transition rules. Later, more elaborate structures are designed related to digital arcs the corresponding strings of which stimulate, in just a single step, adaptive finite automata that implement adaptive digitized straight line segments. The implementations use a simulator for editing the files that compose the automata. Consequently, the proposed method reveals to be a simple and intuitive alternative capable of learning, besides being computationally powerful.

Submitted by JOSIANE SANTOS DE OLIVEIRA (josianeso) on 2017-10-25T13:48:51Z No. of bitstreams: 1 Samuel Lessinger_.pdf: 3503378 bytes, checksum: 92c0e6ccfb6dfb145bc9a84b3ce1ceed (MD5) / Made available in DSpace on 2017-10-25T13:48:52Z (GMT). No. of bitstreams: 1 Samuel Lessinger_.pdf: 3503378 bytes, checksum: 92c0e6ccfb6dfb145bc9a84b3ce1ceed (MD5) Previous issue date: 2017-09-21 / PADIS - Programa de apoio ao desenvolvimento tecnológico da indústria de semicondutores / O presente trabalho consiste em uma proposta de uma plataforma reconfigurável para testes de módulos de memória SDRAM DDR3. Testadores de módulos de memória consistem em sistemas de arquiteturas fechadas, nos quais o usuário possui pouca flexibilidade em sua utilização, transporte e são na maioria das vezes sistemas volumosos próprios para uso em bancadas. Neste cenário, uma plataforma portátil de baixo custo, que possibilite ao usuário descrever os algoritmos de teste torna-se interessante. A plataforma desenvolvida utiliza de Field Programmable Gate Arrays (FPGA) o que proporciona a característica de reconfiguração. Neste projeto foi proposta e validada uma estratégia de injeção de falhas do tipo Stuck-At-Zero, aliado a um sistema automático para coleta de vetores de teste e para a síntese em diferentes frequências de acesso aos módulos de memória. A etapa de validação do protótipo desenvolvido possibilitou reportar a captura de 131.751 falhas, graças ao framework criado para acompanhar a tarefa de injeção de falhas. / This work consists on a proposal of a DDR3 SDRAM memory module reconfigurable test platform. Memory module testers are usually closed architecture systems, in which the user has little flexibility in their use. In this scenario, a low-cost portable platform, which enables the user to describe his own test algorithm becomes interesting. This work explores the use of Field Programmable Gate Arrays (FPGAs) in order to construct a fully reconfigurable testing platform. In this work a Stuck-At-Zero fault injection strategy was proposed and validated. Results report the success in executing fault detection algorithms as well as the software framework developed for the fault injection campaign.

O crescimento das necessidades de recursos computacionais gerado por novas classes de aplicações comerciais e científicas apresenta um novo tipo de desafio para infraestruturas computacionais. O acelerado crescimento das demandas por recursos promove um acelerado crescimento no número absoluto de elementos computacionais nestas. Nesse cenário, o provisionamento e a operação de sistemas tornam-se tarefas progressivamente complexas, devido primariamente ao aumento em escala. Este trabalho propõe um modelo para uma infraestrutura computacional que opera como um repositório abstrato de recursos computacionais de tempo de execução com níveis variáveis de consumo. Desenhado para operar como um ensemble (i.e. um conjunto coordenado) de recursos computacionais, grandes números de elementos são agregados em conjuntos de servidores de recursos de processamento, armazenamento e comunicação. O ensemble é concebido e implementado com ampla utilização de tecnologias de virtualização e possui um mecanismo de provisionamento e operação organizado como uma estrutura distribuída de comando e controle (Command and Control, ou C²). A implementação de uma prova de conceito de tal infraestrutura computacional é apresentada, e a validação da proposta é realizada através de uma combinação de resultados experimentais e emulação. / The increase in computing resource needs posed by new classes of commercial and scientific applications presents a new kind of challenge for computing infrastructures. The accelerated growth in resource demand leads to an accelerated growth in the absolute number of computing elements on such infrastructures. In this scenario, the provisioning and systems operations of such elements becomes a progressively complex task, due mainly to the increase in scale. This work proposes a model for a computing infrastructure that operates as an abstract repository of run-time resources with variable levels of consumption. Designed to operate as a computing ensemble, large numbers of elements are aggregated in pools of processing, storage and communication resource servers. The Computing Resource Ensemble is designed with the heavy use of virtualization technologies and has a provisioning and systems operation engine organized as a distributed Command and Control (C2) framework. A Proof of Concept implementation of such computing infrastructure is presented, and the validation of the concept is carried out by a combination of experiments and emulation.

Com a tecnologia digital, as redes de comunicação têm sido de fundamental importância para o bom funcionamento das subestações de energia elétrica. Criado em 2002, o padrão IEC 61850 busca harmonizar a diversidade de equipamentos e fabricantes, e possibilitar a integração de dados para que o máximo de benefícios possa ser extraído. Nesse contexto, o protocolo GOOSE (Generic Object Oriented Substation Event), pertinente ao padrão IEC 61850, é um datagrama multicast concebido para funcionar na rede local ou de longa distância que interliga as subestações de energia elétrica. Nos ambientes de longa distância, o tráfego de dentro para fora, e vice-versa, deveria passar por um firewall. Porém, a tecnologia de firewall atual não é capaz de inspecionar as mensagens GOOSE reais ou originadas a partir de um ataque, e afeta o tempo de transferência das mesmas, que, no enlace de comunicação, não deve exceder 5ms. Dessa forma, o objetivo deste trabalho é desenvolver um firewall em hardware reconfigurável, por meio da plataforma NetFPGA, de modo que o incremento no tempo de propagação de uma mensagem GOOSE, Tipo 1A (Trip), ao transpor o dispositivo de segurança, não ultrapasse 20% do tempo total destinado ao enlace de comunicação. Por ter a capacidade de ser um acelerador, construído por meio de hardware reconfigurável FPGA (Field Programmable Gate Array), a NetFPGA conduz enlaces Gigabit, e torna possível examinar e estabelecer regras iniciais de autorização ou negação para o tráfego de mensagens GOOSE, manipulando os campos do quadro ISO/IEC 8802-3. O incremento no tempo máximo de propagação de uma mensagem com 1518 bytes foi de 77,39 μs, com 77,38 μs de tempo médio. Um algoritmo de criptografia e outro de autenticação também foram testados e mensagens falsas não conseguiram transpor o firewall. No momento atual da pesquisa, concluiu-se que o firewall em NetFPGA, pertinente ao conjunto de recursos de hardware e software destinados a garantir a segurança de uma rede, é capaz de rejeitar mensagens GOOSE falsas e fornecer segurança aos dispositivos ativos de uma subestação, sem atrasos adicionais superiores a 1ms. / With the digital technology, the communication networks have been of fundamental importance for the good performance of power substations. Created in 2002, the IEC 61850 standard seeks for harmonization of the different equipment and manufacturers, enabling the integration of data for maximum performance. In this context, the GOOSE (Generic Object Oriented Substation Event) message, concerning the IEC 61850 standard, is a multicast datagram, designed to operate in LAN or WAN that connects power substations. In the long-distance environment, the propagation time in the communication link must not exceed 5ms. The current firewall technology is not able to differ true GOOSE messages from the ones originated from an attack, and it affects the transfer time of messages. The objective of this research is to develop a reconfigurable firewall hardware, using the NetFPGA platform, so that the increase in propagation time of a GOOSE message, Type 1A (Trip), does not exceed 20% of the total time allocated to the link communication. Due to the ability of NetFPGA of being an accelerator, and having been built by using reconfigurable FPGA (Field Programmable Gate Array) leading to Gigabit links, it was possible to examine and establish initial rules of authorization or denial of GOOSE messages by manipulating some of the fields from the table ISO/IEC 8802-3. The increase in the maximum propagation time of a message of 1518 bytes was 77.39 μs, with the average of 77.38 μs. Fake messages failed to cross the firewall. Results from a process of authentication and encryption were also presented. At the present study, it has been concluded that the firewall using NetFPGA, concerning the hardware and software in order to ensure the security of a network, is able to reject false GOOSE messages and provide security to devices of a power substation without time increments greater than 1ms.

Visando representar linhas retas digitais, segmentos digitalizados e arcos, cada uma das linhas de pesquisa disponíveis apresenta suas vantagens e aplicações apropriadas. No entanto, considerando as complexidades de cenários do mundo real, o uso dessas representações não é tão popular em situações que requerem modelos flexíveis ou envolvendo interferências espúrias. As tecnologias adaptativas são formalismos da ciência da computação capazes de alterar seu comportamento dinamicamente, sem a interferência de agentes externos, em resposta a estímulos de entrada. Ao serem capazes de responder às mencionadas condições variáveis do ambiente, os dispositivos adaptativos naturalmente tendem a apresentar a flexibilidade requerida para atuarem em cenários dinâmicos. Assim, este trabalho investiga uma alternativa fundamentada no autômato finito adaptativo por meio do dispositivo denominado segmento digitalizado adaptativo, que incorpore o poder expressivo de representar parâmetros desses segmentos. Dentre esses parâmetros destacam-se a capacidade de representar as tolerâncias, a escalabilidade, os erros causados por desvios em ângulo ou em comprimento dos segmentos mencionados, resultando em estruturas mais flexíveis. Considerando que os métodos sintáticos são estruturais, os segmentos digitalizados adaptativos são modelados por conjuntos de regras, partindo-se de primitivas, concebendo-se as funções adaptativas correspondentes para alteração dos estados e de regras de transição. Posteriormente, estruturas mais elaboradas são concebidas relacionadas a arcos digitais pelos quais cadeias (strings) estimulam, em um passo único, autômatos finitos adaptativos que implementam segmentos digitalizados adaptativos. As implementações utilizam uma ferramenta cujo núcleo é um simulador para edição dos arquivos que compõem os autômatos. Consequentemente, o método proposto torna-se uma alternativa relativamente simples e intuitiva comparando-se com as abordagens existentes, apresentando capacidade de aprendizagem, além de ser computacionalmente poderosa. / For the representation of digital straight lines, digitized straight line segments and arcs, each of the available research approaches has its advantages and suitable applications. However, taking into account the complexities of real-world scenarios, the use of these representations is not so popular in situations that require flexible models or involving spurious interferences. Adaptive technologies are computer science formalisms able to change their behavior dynamically, without the interference of external agents, in response to incoming stimuli. By being able to respond to changing environmental conditions, adaptive devices naturally tend to have the required flexibility to work in dynamic scenarios. Thus, the purpose of this study is to investigate an alternative based on adaptive finite automaton through the device called adaptive digitized straight line segment, incorporating the expressive power to represent parameters of these segments. Among these parameters, emphasis is given to the ability to represent tolerances, scalability or errors caused by deviations in angle or length of the mentioned segments, resulting in more flexible structures. Whereas syntactic methods are structural, adaptive digitized straight line segments are modeled by sets of rules, starting from primitives, conceiving the corresponding adaptive functions to amend the set of states and transition rules. Later, more elaborate structures are designed related to digital arcs the corresponding strings of which stimulate, in just a single step, adaptive finite automata that implement adaptive digitized straight line segments. The implementations use a simulator for editing the files that compose the automata. Consequently, the proposed method reveals to be a simple and intuitive alternative capable of learning, besides being computationally powerful.

Os processos de produção e distribuição agrícolas fazem uso de diversas tecnologias usadas para coleta de dados e gerenciamento de recursos e atividades, dentre as quais as Redes de Sensores Sem Fio, Identificação por Radiofrequência e o Wi-Fi. Devido a falhas na infraestrutura e variações ambientais, essas tecnologias possuem diversas limitações, como por exemplo, o atraso com que os dados chegam aos sistemas de gerenciamento, comprometendo a eficiência do processo. Uma solução com nós multitecnológicos, baseada nos princípios da Internet das Coisas, poderia oferecer dados de todo o processo produtivo e de distribuição, em tempo real; mas, para que esta solução seja realmente eficiente, necessita de um seletor adaptativo de tecnologias de comunicação para os \"objetos\" de campo que se adapte ao ambiente em tempo de execução. O objetivo deste trabalho é propor e avaliar a funcionalidade de um seletor adaptativo para esse fim. Para a proposição do seletor, buscou-se embasamento em técnicas adaptativas que oferecessem solução adequada para processos de aprendizagem pelo seletor. Dentre essas técnicas, elegeram-se as Árvores de Decisão Adaptativas para implementar a operação do seletor. A funcionalidade do seletor foi avaliada por simulações, tanto quanto ao aspecto de seleção da opção tecnológica mais adequada para o momento e a situação em questão, quanto à facilidade de se adaptar a mudanças de cenário. Os resultados das avaliações mostram que a simulação inicial, feita a partir de um cenário correspondente à fase inicial de uma cultura de milho não apresenta resultados satisfatórios. Entretanto, após alguns ciclos de aprendizagem do seletor, os resultados evoluem e superaram as exigências de qualidade propostas. Em uma segunda fase, novas simulações foram realizadas, alterando-se o cenário inicial para que, aos poucos, correspondesse à fase de colheita do milho. Nestas simulações, o processo de aprendizagem continuou ocorrendo sempre que as exigências de qualidade deixaram de ser satisfeitas, até que alcançassem a qualidade de comunicação exigida. Estes resultados permitiram concluir pela validade do seletor proposto. / Agricultural production and distribution processes employ different technologies. They are used for data collection and management of resources and activities, among which Wireless Sensor Networks, Radiofrequency Identification and WiFi. These technologies have several limitations due to flaws in infrastructure and environmental variability. For example, data arrive at management systems late, compromising process efficiency. Multi-technology nodes can be a solution to obtain real-time data from the production and distribution processes, particularly if Internet of Things principles are present. Yet, for this solution to be efficient, a communication technology selector for field \"objects\" must be necessary, which must adapt to the environment in run time. Therefore, the goal is to propose and to assess this Selector functionality. This proposition was based on adaptive techniques, which offered an appropriate solution for learning processes by the selector, such as the Adaptive Decision Tree. The selector uses an Adaptive Decision Tree to select the communication technology. The selector functionalities, such as the appropriate technology selection for the moment and how they adapt changes in scenario, were evaluated by the simulation method. Evaluation results show that simulations made from a scenario corresponding to the initial phase of a corn crop did not show satisfactory, but the results evolved and met the quality requirements after some learning cycles. In a second step, new simulations were conducted, changing the scenario slowly to the harvest phase. The learning process continued to occur whenever the quality requirements were no longer met. These results showed the validity of the proposed selector.

O crescimento das necessidades de recursos computacionais gerado por novas classes de aplicações comerciais e científicas apresenta um novo tipo de desafio para infraestruturas computacionais. O acelerado crescimento das demandas por recursos promove um acelerado crescimento no número absoluto de elementos computacionais nestas. Nesse cenário, o provisionamento e a operação de sistemas tornam-se tarefas progressivamente complexas, devido primariamente ao aumento em escala. Este trabalho propõe um modelo para uma infraestrutura computacional que opera como um repositório abstrato de recursos computacionais de tempo de execução com níveis variáveis de consumo. Desenhado para operar como um ensemble (i.e. um conjunto coordenado) de recursos computacionais, grandes números de elementos são agregados em conjuntos de servidores de recursos de processamento, armazenamento e comunicação. O ensemble é concebido e implementado com ampla utilização de tecnologias de virtualização e possui um mecanismo de provisionamento e operação organizado como uma estrutura distribuída de comando e controle (Command and Control, ou C²). A implementação de uma prova de conceito de tal infraestrutura computacional é apresentada, e a validação da proposta é realizada através de uma combinação de resultados experimentais e emulação. / The increase in computing resource needs posed by new classes of commercial and scientific applications presents a new kind of challenge for computing infrastructures. The accelerated growth in resource demand leads to an accelerated growth in the absolute number of computing elements on such infrastructures. In this scenario, the provisioning and systems operations of such elements becomes a progressively complex task, due mainly to the increase in scale. This work proposes a model for a computing infrastructure that operates as an abstract repository of run-time resources with variable levels of consumption. Designed to operate as a computing ensemble, large numbers of elements are aggregated in pools of processing, storage and communication resource servers. The Computing Resource Ensemble is designed with the heavy use of virtualization technologies and has a provisioning and systems operation engine organized as a distributed Command and Control (C2) framework. A Proof of Concept implementation of such computing infrastructure is presented, and the validation of the concept is carried out by a combination of experiments and emulation.

Sofisticadas técnicas para estimação de modelos baseadas em simulação, os filtros de partículas ou métodos de Monte Carlo Seqüenciais, foram empregadas recentemente para solucionar diversos problemas difícieis no campo da robótica móvel. No entanto, o sucesso dos fitros de partículas limitou-se à computação de parâmetros em espaços de baixa dimensionalidade. Os atuais esforços de pesquisa em robótica móvel têm comecado a explorar certas propriedades estruturais de seus domnios de aplicação que envolvem a utilização de filtros de partculas em espacos de maior dimensão, aumentando consideravelmente a complexidade da simulação envolvida. Simulações estatsticas dessa natureza requerem uma grande quantidade de numeros pseudo-aleatorios que possam ser gerados eficientemente e atendam a certos criterios de qualidade. O processo de geração de numeros pseudo-aleatorios torna-se o ponto crtico de tais aplicações em termos de desempenho. Neste contexto, a computação reconguravel insere-se como uma tecnologia capaz de satisfazer a demanda por alto desempenho das grandes simulações estatsticas pois sistemas baseados em arquiteturas reconguraveis possuem o potencial de mapear computação em hardware visando aumento de eficiência sem comprometer seriamente sua exibilidade. Tecnologias reconguraveis também possui o atrativo de um baixo consumo de energia, uma caracterstica essencial para os futuros robôs moveis embarcados. Esta dissertação apresenta a implementação um sistema embarcado baseado em FPGA e projetado para solucionar o problema de localização de robôs por meio de tecnicas probabilsticas. A parte fundamental de todo este sistema e um veloz gerador de numeros aleatorios mapeado ao hardware reconguravel que foi capaz de atender rígidos criterios estatsticos de qualidade / Sophisticated techniques for estimation of models based on simulation, particle filters or Sequential Monte Carlo Methods, were recently used to solve many difficult problems in the field of mobile robotics. However, the success of particle filters was limited to the computation of parameters in low dimensionality spaces. The current research efforts in mobile robotics have begun to explore some structural properties of their application\'s domain involving the use of particle filters in spaces of a higher dimension, greatly increasing the complexity of the involved simulation. Statistical simulations of this nature require a lot of pseudorandom numbers that can be generated efficiently and meet certain quality criteria. The process of generating pseudorandom number becomes the critical point of such applications in terms of performance. In this context, reconfigurable computing is a technology capable of meeting the demand for high performance of large statistical simulations because systems based on reconfigurable architectures have the potential to map computation to hardware aiming to increase eficiency without a serious drawback in exibility. Reconfigurable technologies are also attractive because of their low energy consume, a essential feature for the future mobile robots. This dissertation presents an implementation of a FPGA based embedded system designed to solve the robot localization problem by the means of probabilistic technics. The fundamental part from the whole system is a fast random number generator mapped to reconfigurable hardware wich atends a rigid quality criteria