Cette thèse propose des nouvelles méthodes de conception et de test des systèmes CMOS intégrés, permettant d'augmenter la fiabilité et la tolérance aux pannes en technologies submicroniques profonds, et répondre à l'augmentation des défauts non-décelables au test de fabrication et à la sensibilité accrue aux aléas dus aux rayons cosmiques. Pour améliorer la détection de fautes dans les circuits CMOS complexes, des capteurs de courant intégrés à haute vitesse et sensibilité fonctionnant sous faible tension d'alimentation sont proposés. Les algorithmes de mesure de courants IDDQ, développés parallèlement, sont analysés et optimisés en synergie avec des techniques de conception à faible consommation. L'utilisation de capteurs de courant a été étendue à un test en-ligne qui permet de détecter les fautes permanentes dans les applications critiques, et de corriger les erreurs dans les mémoires SRAM par codage de parité. Cette approche a été validée par des tests sous rayonnement sur des circuits prototypes. Une stratégie de conception de circuits CMOS immunes aux aléas indépendante de la technologie utilisée a été ensuite développée, basée sur des techniques de redondance locale. Sa validation expérimentale par des tests sous rayonnement a été effectuée sur des circuits prototypes réalisés en technologies CMOS commerciales de 1,2 , 0,8 et 0,25 microns. L'analyse des techniques de durcissement implantées a été faite à l'aide de méthodes de test intégré et en utilisant des équipements laser aux impulsions. Des mécanismes d'erreurs et une sensibilité aux aléas liés à la topologie ont été mis en évidence et caractérisés. En réponse, on a élaboré des règles de conception spécifiques, conduisant à un durcissement topologique aux aléas. Une bibliothèque de cellules séquentielles durcies a été développée, en vue de son utilisation dans un modem ASIC dédié à un satellite expérimental qui sera mis en orbite en 2001.