Le sujet traité dans cette thèse, concerne les liens entre la synthèse de haut niveau (HLS: High Level Synthesis) et la synthèse au niveau transfert de registres (RTL: Register Transfer Level). Il s'agit d'une adaptation de l'architecture résultat de la synthèse de haut niveau par transformation en une description (au niveau) RTL acceptée par les outils industriels actuels. Les objectifs visés par cette transformation, sont: accroître la flexibilité et l'efficacité, permettre la paramétrisation de l'architecture finale. A partir d'une description comportamentale décrite dans un language de description de materiel (la synthèse de haut niveau) génère une architecture au niveau transfert de registres, comprenant un contrôleur et un chemin de données. Le contrôleur et le chemin de données peuvent être synthétisés par des outils de synthèse RTL et logique existant pour réaliser un ASIC ou un FPGA. Cependant, pour des raisons d'efficacité, il est préférable de synthétiser le chemin de données par un compilateur de chemin de données. Nous allons dans un premier temps concevoir une méthode que nous appelerons personnalisation. Elle permet aux concepteurs d'adapter l'architecture générée aux outils de synthèse RTL et à toute structure particulière requise. Ensuite, nous définirons une méthode appelée Décomposition. Cette dernière fournira un moyen de décomposer un chemin de données en plusieurs sous chemins de données réguliers, pouvant être synthetisés de manière efficace par un compilateur de chemin de données. Enfin, nous présenterons la génération de chemins de données génériques, destinés à la réalisation d'architectures paramétrables au niveau RTL. Cet algorithme a été implanté dans le generateur de code VHDL à partir de la structure de données intermédiaire utilisée par AMICAL, un outil de synthèse de haut niveau.