Se denomina verificación de locutor a la tarea de aceptar o rechazar la identidad que un determinado usuario declara tener mediante la información extraída de su voz. Este tipo de aplicación toma especial interés cuando es operado sobre la red telefónica pues otorga una interfaz hombre-máquina de gran naturalidad para las personas. Sin embargo, para que un sistema de este tipo sea comercialmente atractivo, debe exhibir un rendimiento acorde a las exigencias de seguridad de la aplicación a ser implementada. Finalmente, la plataforma debe ser robusta a efectos indeseados como son el ruido y en especial el mismatch de canal. El mismatch de canal es la condición a la cual es sometido un motor verificador de locutor donde las etapas de entrenamiento y de verificación son realizadas mediante canales de transmisión distintos, considerando el canal transmisor como la suma del aparato telefónico más el medio de comunicación. Dicha condición es uno de los factores que más degradan el desempeño de un sistema verificador de locutor, más aun si este es operado sobre la red telefónica. Para otorgar robustez al motor verificador frente a la distorsión de canal, se realizaron experimentos con tres técnicas implementadas durante este proyecto. El primer método propuesto es una transformación de parámetros que actúa en el dominio del espectro de log-energía del banco de filtros Mel, capaz de reducir la tasa de error del sistema hasta en un 9% al ser aplicado solo y en un 41,5% al ser combinada con un procedimiento clásico tal como CMN (Cepstral Mean Normalization). La segunda propuesta consiste en un filtro pasa bandas aplicado en el espacio del espectro de las trayectorias temporales de log-energía del banco de filtros Mel, con el cual se logran reducciones en la tasa de error de 10,4% y 5,5% considerando y sin considerar mismatch de canal, respectivamente. Finalmente se plantea un método de normalización y compensación de scores basado en la selección automática del canal, procedimiento con el cual se logran mejoras del orden del 40% en el error del motor verificador.

Submitted by Johnny Rodrigues (johnnyrodrigues@ufcg.edu.br) on 2017-09-13T17:59:11Z No. of bitstreams: 1 Utilizacao de Aritmetica Bit-serial para Reducao de Consumo de Energia-Roberto Medeiros de Faria.pdf: 1661698 bytes, checksum: c7ef8816ca92eeeed7c8d271bc93933a (MD5) / Made available in DSpace on 2017-09-13T17:59:11Z (GMT). No. of bitstreams: 1 Utilizacao de Aritmetica Bit-serial para Reducao de Consumo de Energia-Roberto Medeiros de Faria.pdf: 1661698 bytes, checksum: c7ef8816ca92eeeed7c8d271bc93933a (MD5) Previous issue date: 2014-12 / Hoje, uma das maiores preocupações, senão a maior, da indústria de semicondutores é o desenvolvimento de chips com baixo consumo de energia. Existem vários fenômenos físicos causadores de consumo de energia em circuitos CMOS e várias técnicas que reduzem o consumo de energia de um chip. O objetivo principal desta pesquisa de mestrado foi investigar o quanto o consumo de energia estática em circuitos CMOS pode ser reduzido por meio do emprego de aritmética bit-serial em substituição à aritmética bit-paralela. A pesquisa está focada em circuitos construídos a partir de standard cells (células padrão), com aplicação em processamento de sinais, e para os quais o principal requisito não é o alto desempenho computacional, mas o baixo consumo de energia. A metodologia foi aplicada em um estudo de caso, utilizando-se para isto, simulações com o IP core SPVR. O SPVR é um verificador de identidade vocal implementado em um circuito dedicado capaz de ter desempenho suficiente para funcionar em tempo real, mesmo empregando um sinal de clock lento. Foi constatado na pesquisa, que o uso de aritmética bit-serial, em termos de diminuição de consumo estático, é vantajoso para somadores e circuitos de pequena complexidade. Porém, para sistemas de maior complexidade, esta substituição só é vantajosa em situações específicas de grande número de operações aritméticas e baixo uso de armazenamento em registradores paralelos. No caso inverso, as vantagens se perdem, porque embora haja diminuição de consumo estático, há um crescimento muito grande de consumo dinâmico. / Today, one of the biggest concerns, if not the largest, for the semiconductor industry is the development of chips with low power consumption. There are several physical phenomena that cause power consumption in CMOS circuits and various techniques that reduce the energy consumption of a chip. The main objective of this masters research was to investigate how the static power consumption in CMOS circuits can be reduced through the use of bit-serial arithmetic in place of bit-parallel arithmetic. The research is focused on circuits built from standard cells, with application to signal processing, and for which the main requirement is not the high computing performance, but the low power consumption. The methodology was applied in a case study, using for this, simulations with the SPVR IP core. The SPVR is a vocal identity checker implemented in a dedicated circuit able to have enough performance to run in real time, even employing a slow clock signal. It has been found in research that the use of bit-serial arithmetic, in terms of reduction of static consumption, is advantageous to adders and small circuit complexity. However, for more complex systems, this substitution is only advantageous in specific situations of large number of arithmetic operations and low storage usage in parallel registers. In the reverse case, the advantages are lost, because although there are static consumption decrease, there is a very large dynamic consumption growth.