Resumo: Neste trabalho apresentam-se quatro ferramentas de síntese digital, capazes de converter máquinas de estados finitos modeladas em rede de Petri para uma descrição VHDL correspondente à maquina modelada. As máquinas de estados finitos nos modelos de Mealy ou Moore são representadas em rede de Petri Lugar/Transição através de duas metodologias de modelagem desenvolvidas. Uma das metodologias modela apenas máquinas do tipo Mealy, enquanto que a outra modela máquinas de Mealy e Moore. As metodologias e o tipo de tradução da rede de Petri que se deseja obter são fatores essenciais para definir as ferramentas que serão utilizadas. Duas das ferramentas desenvolvidas traduzem o modelo da rede de Petri em uma tabela de transição de estados e as outras duas ferramentas traduzem o modelo da rede de Petri em uma descrição comportamental na linguagem VHDL. Dependendo da ferramenta utilizada é necessário integrar outras ferramentas de síntese, desenvolvidas em trabalhos anteriores, no processo de tradução da rede de Petri para VHDL. A aplicabilidade das ferramentas e metodologias desenvolvidas foi concluída através de simulações dos códigos VHDL obtidos. / Abstract: In this work we present four digital synthesis tools capable of converting finite state machines modeled in Petri nets into a corresponding VHDL description. Mealy or Moore finite state machine models are represented in Place/Transition Petri nets through two possible methodologies, developed during this work. With one of the methodologies only Mealy machines can be modeled, while the with other both Mealy and Moore type machines can be dealt with. The methodologies and the kind of Petri net translation one desires to obtain are essential factors to determine the tools to be used. Two among the tools we developed translate a Petri net description into a state transition table, while the other two translate the Petri net description into a VHDL behavioral one. Depending on which of them is used it is also necessary to use some other synthesis tools developed by members of our research group. The adequacy of the developed methodologies an tools to the synthesis process has been verified through the simulation of the VHDL codes generated by our tools. / Orientador: Alexandre César Rodrigues da Silva / Coorientador: Norian Marranghello / Banca: Aledir Silveira Pereira / Banca: Marius Strum / Mestre
| Identifer | oai:union.ndltd.org:UNESP/oai:www.athena.biblioteca.unesp.br:UEP01-000554392 |
| Date | January 2007 |
| Creators | Dias, Giorjety Licorini. |
| Contributors | Universidade Estadual Paulista "Júlio de Mesquita Filho" Faculdade de Engenharia (Campus de Ilha Solteira). |
| Publisher | Ilha Solteira : [s.n.], |
| Source Sets | Universidade Estadual Paulista |
| Language | Portuguese |
| Detected Language | English |
| Type | text |
| Format | 180 f. : |
| Relation | Sistema requerido: Adobe Acrobat Reader |
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