Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico, Programa de Pós-Graduação em Engenharia de Automação e Sistemas, Florianópolis, 2016. / Made available in DSpace on 2016-09-20T05:06:37Z (GMT). No. of bitstreams: 1 340508.pdf: 1748559 bytes, checksum: 4657b6761e65d66a2334a312d9f91477 (MD5) Previous issue date: 2016 / Essa dissertação foi elaborada em uma companhia que desenvolve equipamentos para proteção e automação de subestações, sendo que a maior parte deles possui um FPGA programado em VHDL como unidade principal de processamento. O código VHDL sintetizável e validado através de simulação e testes em equipamento, método bastante comum mas que não e suficiente para garantir a satisfação de propriedades tanto gerais quanto orientadas a aplicação, devido ao fato de não ser exaustivo. Na direção de aumentar a confiabilidade do circuito projetado para o FPGA, o objetivo principal da dissertação e apresentar uma metodologia de desenvolvimento de codigo VHDL sintetizável que aprimore as atuais técnicas utilizadas, ao incorporar métodos formais para verificação de propriedades, sendo que o método formal utilizado e o model checking. A metodologia e construída de um modo que o uso do model checking seja transparente ao desenvolvedor VHDL, mantendo a interface com o processo de verificação formal em linguagem de usuário,evitando a necessidade de aprendizado de novas linguagens. Para atingir esse objetivo específico, e proposto que as propriedades sejam representadas através de padrões orientados a VHDL que são baseados na biblioteca OVL. Alem disso, os contraexemplos gerados no processo de model checking retornam como test bench VHDL, permitindo ao usuário identificar o comportamento indesejado através de simulação. O ambiente de verificação adotado utiliza modelos em linguagem intermediaria FIACRE como front-end e por isso são propostas regras de tradução VHDL-FIACRE para que a transformação possa ocorrer no contexto de engenharia dirigida a modelos e assim evitar erros no processo de tradução. O uso da linguagem intermediaria e vantajoso, pois permite a utilização das ferramentas de verificação, as quais são de código aberto,sem que seja necessária a tradução direta do VHDL para os formalismos matemáticos em que essas ferramentas se baseiam. A metodologia e validada com a aplicação em quatro exemplos de código VHDL, sendo dois deles utilizados em projetos desenvolvidos na empresa: uma função de proteção e um controlador de acesso a um barramento de transferência de dados. Os resultados da aplicação indicam que a proposta e viável,pois foi possível fazer a verificação dos exemplos, sendo que em um deles foi identificado um erro que havia passado despercebido por simulação, sinalizando que a proposta contribui no aumento da confiabilidade do código desenvolvido.<br> / Abstract: This dissertation was elaborated in a company that develops equipment for substation protection and automation, most of them having an FPGA programmed in VHDL as the main processing unit. The synthesizable VHDL code is validated through simulation and tests on equipment, a fairly common method that is not enough to ensure the satisfaction of both general and application-oriented properties, due tothe fact of being non exhaustive. In the direction of increasing the reliability of the designed FPGA circuit, the main objective of thiswork is to present a synthesizable VHDL code development methodology that enhances the current techniques by incorporating formal methods for verication of properties, with model checking being theselected method. The methodology is constructed in such a way thatthe use of model checking procedure should be transparent to VHDL designers, keeping the interface with the formal verication process inuser language, avoiding the need to learn new languages. To achievethis specic objective, it is proposed that the properties are represented by VHDL oriented patterns based on OVL library. In addition, the counter examples generated in the model checking process for properties that failed, return as VHDL test bench, allowing the user to identify theundesired behavior through simulation. The verication environment used in the methodology requires models described with the intermediatelanguage FIACRE as front-end and so VHDL-FIACRE translation rules are proposed to allow the transformation to occur in the context of model driven engineering, and thus prevent errors in the translation process. The use of an intermediate language is advantageous because it allows the use of the verication tools, which are open source, withoutthe need of translating VHDL directly to the mathematical formalismin which these tools are based. The methodology is validated by the application in four examples of VHDL code, two of them are used in designs developed by the company: a protection function and a controller to access a data transfer bus. The application results indicate that the proposal is viable because it was possible to verify the examples,and for one of them was identied an error that had passed unnoticed by simulation, showing that the proposal contributes to increase the reliability of the created code.

Dissertação (mestrado)—Universidade de Brasília, Faculdade de Tecnologia, Departamento de Engenharia Elétrica, 2009. / Submitted by Larissa Ferreira dos Angelos (ferreirangelos@gmail.com) on 2010-04-28T17:49:44Z No. of bitstreams: 1 2009_JoaoVitorBernardoPimentel.pdf: 1918907 bytes, checksum: ca4b044c1ae105ea2a351e751dc25f03 (MD5) / Approved for entry into archive by Lucila Saraiva(lucilasaraiva1@gmail.com) on 2010-04-29T21:18:09Z (GMT) No. of bitstreams: 1 2009_JoaoVitorBernardoPimentel.pdf: 1918907 bytes, checksum: ca4b044c1ae105ea2a351e751dc25f03 (MD5) / Made available in DSpace on 2010-04-29T21:18:09Z (GMT). No. of bitstreams: 1 2009_JoaoVitorBernardoPimentel.pdf: 1918907 bytes, checksum: ca4b044c1ae105ea2a351e751dc25f03 (MD5) Previous issue date: 2009-08-07 / Este trabalho propõe uma metodologia de descrição de células VLSI analógicas e de sinal misto como blocos de propriedade intelectual (IP). A metodologia foi aplicada em blocos de circuitaria analógica e de sinal misto um conversor tensão-corrente e um conversor analógicodigital, previamente projetados em tecnologia CMOS como estudos de caso. Foram realizadas adaptações aos blocos para se adequarem ao contexto de IPs analógicos e construídos modelos de alto-nível dos circuitos, permitindo avaliar sua funcionalidade sem o conhecimento da topologia interna. Os resultados obtidos dos estudos de caso, principalmente simulações de modelos de alto nível de abstração do circuito, foram analisados para avaliar a metodologia proposta e propôr trabalhos futuros. _________________________________________________________________________________________ ABSTRACT / This work proposes a methodology for the description of analog and mixed-signal VLSI cells as intellectual property (IP) blocks. The methodology was applied on analog/mixed-signal circuitry blocks - a voltage-to-current converter and an analog-to-digital converter, previously designed in CMOS technology - as study cases. Adaptations were performed in the blocks to make them adequate to an analog IP context, and high-level models of the circuits were built, allowing for assessing their functionality with no knowledge of internal architecture. The achieved results from the study case, especially high abstraction-level simulations, were analysed to evaluate the proposed methodology and to propose future work.

Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico. / Made available in DSpace on 2012-10-17T13:13:39Z (GMT). No. of bitstreams: 0Bitstream added on 2014-09-25T18:11:15Z : No. of bitstreams: 1 171570.pdf: 2365219 bytes, checksum: fe91d55c1bc48aa78c96f8bb65c51d10 (MD5) / A finalidade deste trabalho é a implementação em alto nível de uma rede de interconexão do tipo crossbar, customizada, para ser utilizada no Multicomputador Nó //. Para a implementação lógica utiliza-se a Linguagem de Descrição de Hardware - VHDL e para a implementação física, é previsto a utilização de Dispositivos Lógicos Programáveis (FPGA). Para o desenvolvimento utiliza-se o software MAX+PLUS II fornecido pela ALTERA, como Ambiente de Programação, depuração e simulação fornecidos pela ALTERA

Made available in DSpace on 2014-12-02T11:16:55Z (GMT). No. of bitstreams: 0 Previous issue date: 2014-02-06Bitstream added on 2014-12-02T11:20:53Z : No. of bitstreams: 1 000796421.pdf: 3105914 bytes, checksum: c80b88a795877d6f55a2267e9422db96 (MD5) / O conceito Smart Grid (SG) estabelece que, em adição ao fluxo de energia, a concessionária tenha um fluxo de dados de duas vias em todos os setores da rede até os consumidores. Através da Tecnologia da Informação e Comunicação (TIC), torna-se possível o sensoriamento de toda a grade de energia, a solução de falhas mais ágil e eficiente, e a teleproteção e gerenciamento dos ativos das concessionárias. Para que isso seja garantido, requisitos como segurança, confiabilidade e baixa latência são essenciais. Considerando que existem diversas aplicações SG, adaptar um sistema de comunicação, entre os medidores inteligentes (Smart Meters), para cada tipo de ambiente se torna complexo. Além disso, o estudo de comunicação do fluxo SG se torna oneroso na montagem de cenários reais, devido ao alto custo na aquisição de Smart Meters. A fim de possibilitar estudos simulados da comunicação SG de baixo custo, neste trabalho foi realizada a modelagem do protocolo IEEE 1815 DNP3, validou seu funcionamento através de modelagem das integrações IEEE 1815/ 802.15.4 e IEEE 1815/ 802.11b. A validação e análise foram realizadas pela modelagem e simulação de ambos os protocolos, em Very High Speed Integrated Circuit (VHSIC) Hardware Description Language (HDL), e efetuando medições de atraso na troca de mensagens DNP3 enviadas através dos protocolos sem fio integrados. Os requisitos de latência de teleproteção, em seu contexto geral, apontam a interface IEEE 802.15.4 como inadequada para esta aplicação por apresentar alta latência na presença de cenários de disputa de acesso, baixa vazão de dados e baixa resiliência de segurança implementada. Situação que não ocorre para a interface IEEE 802.11, que se torna factível pois apresenta latência, vazão de dados e robustez de segurança compatíveis com tal aplicação crítica / The Smart Grid (SG) concept provides that, in addition to the power flow, the utilities has a two-way data flow in all sectors of the grid to consumers. Through Information and Communication Technology (ICT), it becomes possible the sensing of entire power grid, the more efficient and faster solution failures, and the teleprotection and management of the assets of utilities. To ensure this, requirements such as security, reliability and low latency are essential. Considering that there are several applications SG, to adapt a communication system between Smart Meters for each type of environment becomes complex. Moreover, the communication study of data flow SG becomes expensive in assembling real scenarios, due to the high cost of acquisition of Smart Meters. To enable SG communication studies simulated in low cost, in this work was constituted the modeling of IEEE 1815 DNP3 protocol, validated its operation through modeling of IEEE 1815 / 802.15.4 and IEEE 1815 / 802.11b integrations. The validation and analysis were performed by modeling and simulation of both protocols in Very High Speed Integrated Circuit (VHSIC) Hardware Description Language (HDL), and performing measurements of delay in the exchange of DNP3 messages sent via integrated wireless protocols. The teleprotection latency requirements in its general context, indicate the IEEE 802.15.4 interface as inadequate for this application due to high latency scenarios in the presence of contention access, low data throughput and low resilience of improved security. Situation that does not occur for the IEEE 802.11 interface, which becomes feasible because it presents latency, data throughput and robustness safety critical application compatible with that SG

Resumo: Neste trabalho apresentam-se quatro ferramentas de síntese digital, capazes de converter máquinas de estados finitos modeladas em rede de Petri para uma descrição VHDL correspondente à maquina modelada. As máquinas de estados finitos nos modelos de Mealy ou Moore são representadas em rede de Petri Lugar/Transição através de duas metodologias de modelagem desenvolvidas. Uma das metodologias modela apenas máquinas do tipo Mealy, enquanto que a outra modela máquinas de Mealy e Moore. As metodologias e o tipo de tradução da rede de Petri que se deseja obter são fatores essenciais para definir as ferramentas que serão utilizadas. Duas das ferramentas desenvolvidas traduzem o modelo da rede de Petri em uma tabela de transição de estados e as outras duas ferramentas traduzem o modelo da rede de Petri em uma descrição comportamental na linguagem VHDL. Dependendo da ferramenta utilizada é necessário integrar outras ferramentas de síntese, desenvolvidas em trabalhos anteriores, no processo de tradução da rede de Petri para VHDL. A aplicabilidade das ferramentas e metodologias desenvolvidas foi concluída através de simulações dos códigos VHDL obtidos. / Abstract: In this work we present four digital synthesis tools capable of converting finite state machines modeled in Petri nets into a corresponding VHDL description. Mealy or Moore finite state machine models are represented in Place/Transition Petri nets through two possible methodologies, developed during this work. With one of the methodologies only Mealy machines can be modeled, while the with other both Mealy and Moore type machines can be dealt with. The methodologies and the kind of Petri net translation one desires to obtain are essential factors to determine the tools to be used. Two among the tools we developed translate a Petri net description into a state transition table, while the other two translate the Petri net description into a VHDL behavioral one. Depending on which of them is used it is also necessary to use some other synthesis tools developed by members of our research group. The adequacy of the developed methodologies an tools to the synthesis process has been verified through the simulation of the VHDL codes generated by our tools. / Orientador: Alexandre César Rodrigues da Silva / Coorientador: Norian Marranghello / Banca: Aledir Silveira Pereira / Banca: Marius Strum / Mestre

Orientador: Ailton Akira Shinoda / Co-orientador: Valtemir Emerêncio do Nascimento / Banca: Alexandre Cesar Rodrigues da Silva / Banca: Leopoldo Rideki Yoshioka / Resumo: O conceito Smart Grid (SG) estabelece que, em adição ao fluxo de energia, a concessionária tenha um fluxo de dados de duas vias em todos os setores da rede até os consumidores. Através da Tecnologia da Informação e Comunicação (TIC), torna-se possível o sensoriamento de toda a grade de energia, a solução de falhas mais ágil e eficiente, e a teleproteção e gerenciamento dos ativos das concessionárias. Para que isso seja garantido, requisitos como segurança, confiabilidade e baixa latência são essenciais. Considerando que existem diversas aplicações SG, adaptar um sistema de comunicação, entre os medidores inteligentes (Smart Meters), para cada tipo de ambiente se torna complexo. Além disso, o estudo de comunicação do fluxo SG se torna oneroso na montagem de cenários reais, devido ao alto custo na aquisição de Smart Meters. A fim de possibilitar estudos simulados da comunicação SG de baixo custo, neste trabalho foi realizada a modelagem do protocolo IEEE 1815 DNP3, validou seu funcionamento através de modelagem das integrações IEEE 1815/ 802.15.4 e IEEE 1815/ 802.11b. A validação e análise foram realizadas pela modelagem e simulação de ambos os protocolos, em Very High Speed Integrated Circuit (VHSIC) Hardware Description Language (HDL), e efetuando medições de atraso na troca de mensagens DNP3 enviadas através dos protocolos sem fio integrados. Os requisitos de latência de teleproteção, em seu contexto geral, apontam a interface IEEE 802.15.4 como inadequada para esta aplicação por apresentar alta latência na presença de cenários de disputa de acesso, baixa vazão de dados e baixa resiliência de segurança implementada. Situação que não ocorre para a interface IEEE 802.11, que se torna factível pois apresenta latência, vazão de dados e robustez de segurança compatíveis com tal aplicação crítica / Abstract: The Smart Grid (SG) concept provides that, in addition to the power flow, the utilities has a two-way data flow in all sectors of the grid to consumers. Through Information and Communication Technology (ICT), it becomes possible the sensing of entire power grid, the more efficient and faster solution failures, and the teleprotection and management of the assets of utilities. To ensure this, requirements such as security, reliability and low latency are essential. Considering that there are several applications SG, to adapt a communication system between Smart Meters for each type of environment becomes complex. Moreover, the communication study of data flow SG becomes expensive in assembling real scenarios, due to the high cost of acquisition of Smart Meters. To enable SG communication studies simulated in low cost, in this work was constituted the modeling of IEEE 1815 DNP3 protocol, validated its operation through modeling of IEEE 1815 / 802.15.4 and IEEE 1815 / 802.11b integrations. The validation and analysis were performed by modeling and simulation of both protocols in Very High Speed Integrated Circuit (VHSIC) Hardware Description Language (HDL), and performing measurements of delay in the exchange of DNP3 messages sent via integrated wireless protocols. The teleprotection latency requirements in its general context, indicate the IEEE 802.15.4 interface as inadequate for this application due to high latency scenarios in the presence of contention access, low data throughput and low resilience of improved security. Situation that does not occur for the IEEE 802.11 interface, which becomes feasible because it presents latency, data throughput and robustness safety critical application compatible with that SG / Mestre

Orientador : Jose Raimundo de Oliveira / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-08-02T00:50:06Z (GMT). No. of bitstreams: 1 Dias_MauricioAraujo_M.pdf: 5205799 bytes, checksum: 983ca32a97e31a92d42806addbfdc977 (MD5) Previous issue date: 2002 / Resumo: Este trabalho tem como objetivo o desenvolvimento de um co-processador para algoritmos de criptografia assimétrica. Trata-se de um co-processador que pode servir de base para a implementação de algoritmos de criptografia assimétrica, não apenas de um dispositivo dedicado a um único algoritmo criptográfico. Para tanto, ele dispõe de uma biblioteca de módulos de circuitos que implem~ntamrotinas básicas úteis a vários desses algoritmos. A implementação é feita em um dispositivo do tipo FPGA. Para testar o funcionamento do co-processador foi escolhido o algoritmo de criptografia assimétrica, baseado no problema do logaritmo discreto sobre curvas elípticas. Os testes práticos do coprocessador apóiam-se no uso de curvas elípticas distintas e de diferentes pontos pertencentes a cada uma dessas mesmas curvas / Abstract: This work has as main objective the development of a co-processor for asymmetric cryptography algorithms. It is a co-processor that can serve for the implementation of asymmetríc cryptography algorithms. It isn't a devíce dedicated to only a cryptographic algorithm. So, it uses a library of hardware modules that implement basic routines useful to several of these algorithms. The implementation is made in a FPGA device. In order to test the operation of this co-processor, we choose the asymmetric cryptography algorithm based on tbe elliptic curve discrete logarithm problem. The practical tests of the co-processor are based on the use of distinct elliptical curves and different points over tbese same curves / Mestrado / Engenharia de Computação / Mestre em Engenharia Elétrica

Orientadores: Mario Lucio Cortes, Guido Costa Souza de Araujo / Tese (doutorado) - Universidade Estadual de Campinas, Instituto de Computação / Made available in DSpace on 2018-07-25T20:10:08Z (GMT). No. of bitstreams: 1 Centoducatte_PauloCesar_D.pdf: 4355803 bytes, checksum: 020add3207bd3cd0ecf23cfa65c2abea (MD5) Previous issue date: 2000 / Resumo: A redução no tamanho dos programas tem sido um fator importante no projeto de sistemas embarcados modernos voltados à produção em larga escala. Este problema tem direcionado grandes esforços em projetos de processadores que se utilizam de um conjunto de instruções com formato de tamanho reduzido (ex. ARM Thumb e MIPS16) ou que sejam capazes de executarem códigos comprimidos (ex. CCRP, CodePack, etc). Muitos dos trabalhos publicados na literatura têm sido realizados para arquiteturas RISC. Este trabalho propôe um algoritmo de compressão de programas e uma máquina de descompressão para arquiteturas RISC e DSP. O algoritmo utiliza como símbolos para a compressão as árvores de expressão do programa. Resultados experimentais, baseados em programas do SPECInt95 executando em processador MIPS R4000, mostraram uma razão de compressão média, para os programas, de 27,2% e uma razão de compressão de 60,7% quando a área ocupada pela máquina de descompressão é considerada. Resultados experimentais para programas típicos de aplicações para DSPs, executando em um processador TMS320C25, mostraram uma razão de compressão média, para os programas, de 28% e de 75% quando a área da máquina de descompressão é considerada. As máquinas de descompressão foram sintetizadas usando-se bibliotecas standard cell da AMS, para a tecnologia CMOS de 0,6 11m e 5 volts. Simulações da máquina de descompressão mostraram uma freqüência mínima de operação de 90MHz (R4000) e de 130MHz (TMS320C25) / Abstract: Reducing program size has become an important goal in the design of modern embedded systems targeted to mass production. This problem has driven a number of efforts aimed at designing processors with shorter instruction formats (e.g. ARM Thumb and MIPS16), or that are able to execute compressed code (e.g. CCRP, CodePack, etc). Much of the published work has been directed towards RISC architectures. This work proposes acode compression algorithm and a decompression engine for embedded RISC and DSP architectures. In the algorithm, the encoded symbols are the program expression trees. Experimental results, based on SPEClnt95 programs running on the MIPS R4000, reveal an average compression ratio of 27.2% to the programs and 60.7% if the area of the decompression engine is considered. Experimental results for typical DSP programs running on the TMS320C25 processor reveal an average compression ratio of 28% to the programs and 75% if the area of the decompression engine is considered. The decompression engines are synthesized using the AMS CMOS standard cell library and a 0.6 p,m 5 volts technology. Gate leveI simulation of the decompression engines reveals minimum operation frequencies of 90MHz (R4000) and 130MHz (TMS320C25) / Doutorado / Doutor em Ciência da Computação

Orientador: Carlos Alberto Canesin / Banca: Guilherme de Azevedo e Melo / Banca: Júlio Borges de Souza / Banca: Ruben Barros Godoy / Banca: Luigi Galotto Junior / Resumo: Esta tese de doutorado se baseia na necessidade atual e tendência mundial da busca por tornar mais inteligentes os sistemas de distribuição de energia elétrica, por isso, o objetivo geral deste trabalho é desenvolver uma Arquitetura de Simulação em Tempo Real e Controle (ASTR&C) para alimentadores elétricos de distribuição, com o intuito de analisar a qualidade da energia e melhorar as ações de controle nos sistemas de distribuição, procurando assim aumentar a confiabilidade e sustentabilidade do sistema de potência. A ASTR&C utiliza uma plataforma VHDL-AMS como interface gráfica do usuário (Graphical user interface - GUI) para desenvolver a simulação do sistema elétrico e a linguagem VHDL (Very High Speed Integrated Circuit Description Language) para o desenvolvimento do sistema de gerenciamento e controle da rede de distribuição (Distribution Management System and Control - DMS&C), através de um dispositivo FPGA (Field Programmable Gate Array). Ambas as linguagens de descrição de hardware VHDL e VHDL-AMS (VHDL analog and mixed-signal), juntamente com as informações do sistema elétrico de distribuição, tornam possível a simulação em tempo real e controle de alimentadores de distribuição de energia elétrica. A GUI na plataforma VHDL-AMS, além de executar a simulação do sistema elétrico de distribuição, envolve dois processos: 1) Importação de todos os parâmetros do sistema de distribuição real, a partir de um arquivo de texto, possibilitando a alteração de quaisquer dados deste alimentador de distribuição em ambiente VHDL-AMS e 2) Envio dos dados de controle necessários para o dispositivo FPGA. O DMS&C desenvolvido está focado no gerenciamento do perfil de tensão do alimentador admitido como estudo de caso, realizado através de um dispositivo FPGA, o qual dispõe como prioridade o controle do regulador de tensão do sistema de distribuição, com base na comutação de TAP do mesmo. Neste... / Abstract: This doctoral thesis is based on current need and global trend in the search for making smarter electric power distribution systems. For this reason, the objective of this work is to develop a Real-Time Simulation and Control (RTSC) architecture of electrical distribution feeders, in order to analyze power quality and improve the control actions in distribution systems, to increase power system reliability, and sustainability. The RTSC architecture uses VHDL-AMS platform as graphical user interface (GUI) to develop the simulation of the electrical system and VHDL (Very High Speed Integrated Circuit Description Language) language for developing the Distribution Management System and Control (DMS&C) through a FPGA device. Both VHDL and VHDL-AMS (VHDL analog and mixed-signal) hardware description languages along with electric distribution system information make possible the real-time simulation and control for electrical distribution feeders. The GUI in VHDL-AMS platform, which, besides running the simulation of the electrical distribution system, involves two processes: 1) Import of all parameters of the distribution system from a text file, making it possible to change any data of this distribution feeder into a VHDL-AMS environment, and 2) Sending necessary control data to the FPGA device. The developed DMS&C is focused on voltage profile management of admitted feeder as a case study, performed through a FPGA device, which provides as priority control of the distribution system voltage regulator, based on the voltage regulator TAP switching. In this context, DMS&C was developed to propose feeder voltage level regulation actions to the distribution system real controller, considering the real feeder characteristics, with concentrated loads and network reduction, for constituting the case study of this thesis. It stands out as the main contribution of this thesis work, the presentation of a novel real-time simulation and control ... / Doutor

Resumo: A aplicabilidade da rede de comunicação junto com o avanço tecnológico é constantemente explorada pelos projetistas de automação e controle, pois, estas vertentes podem melhorar o desempenho de um processo industrial. O padrão IEEE 1451, surge em meio a estes desafios, com intuito de homologar conceitos e tecnologias para implementar uma rede de transdutores inteligentes. Neste trabalho desenvolveu-se uma plataforma de hardware/software para ser utilizada na automação industrial, tanto cabeamento como sem fio, de acordo com os padrões IEEE 1451.2 e IEEE 1451.5. Essa plataforma, denominada neste trabalho por plataforma IEEE 1451, é composta por um hardware, o Módulo de Interface para Transdutores (TIM - Transducer Interface Module), e por um software Processador de Aplicação para Rede de Comunicação (NCAP - Network Capable Application Processor). A lógica de controle e as especificações dos transdutores (TEDS - Transducer Electronics Data Sheet) foram inseridas no TIM por meio da programação (linguagem C/C++) do processador NIOS II e o hardware sintetizado em FPGA da família Cyclone II, especificamente na placa de desenvolvimento DE2 da Altera Corporation. A programação do processador NIOS II baseou-se em um template definido neste trabalho como IEEE 1451 que possui funções e bibliotecas específicas para atender às funcionalidades das aplicações e das normas IEEE 1451. O NCAP possui características de um software supervisório e foi desenvolvido com tecnologia Java no ambiente NetBeans IDE (Integrated Development Environment) versão 6.5. Entre as principais funções deste NCAP está a capacidade de enviar e receber os dados através da porta RS232, geração de relatório incluindo a TEDS, interface gráfica dinâmica e identificação de usuários. A plataforma IEEE 1451 foi testada... (Resumo completo, clicar acesso eletrônico abaixo) / Abstract: Designers usually exploit the fast evolution of technology along with the application of communication networks to improve the performance on industrial processes. The IEEE 1451 standard comes to aid in the development of networks of intelligent transducers, by defining concepts and technologies used in their implementations. This works intends to provide an application consisting of a hardware/software platform to be used in industrial automation, either wireless or not, according to the 1451.2 and 1451.5 IEEE standards. This IEEE 1451 platform is composed by a hardware part, the Transducer Interface Module (TIM), and a software part, the Network Capable Application Processor (NCAP). The control logic and the transducer specifications (TEDS - Transducer Electronics Data Sheet) were inserted in the TIM by programming in C/C++ a NIOS II processor, synthesized in a FPGA of the Cyclone II family, using the DE2 development board from Altera Corporation. The NIOS II programming was based on an IEEE 1451 template, with functions and libraries to implement the functionalities of the IEEE 1451 applications and guidelines. The NCAP software resembles a supervisory system and was developed in Java in the NetBeans integrated development environment, version 6.5. Amongst its main functions are the capabilities of report generation including TEDS, a dynamic graphical interface, user identification and the ability to send and receive data through a RS232 port. This IEEE 1451 platform was tested in the automation of different applications, demonstrating its flexibility and rapid prototyping suited for the development of control systems. Other advantages are the use of an object oriented language in the development of the NCAP software, which facilitates the code reuse, and the use of reconfigurable hardware for the TIM implementation. The results from this work showed that the technology applied... (Complete abstract click electronic access below) / Orientador: Alexandre César Rodrigues da Silva / Coorientador: Aparecido Augusto de Carvalho / Banca: Dionizio Paschoareli Junior / Banca: Luis Carlos Origa de Oliveira / Banca: Eduardo do Valle Simões / Banca: Mauro Conti Pereira / Doutor