Η παρούσα διπλωματική αποτελεί την προσπάθεια κατασκευής ενός cache controller
βασισμένο στον AHB BUS. Η ανάπτυξή του έγινε ως επί το πλείστο στο Εργαστήριο
Vlsi του τμήματος Μηχανικών Υπολογιστών και Πληροφορικής με την προοπτική να
ενσωματωθεί σε ένα ευρύτερο υπάρχων σύστημα βασισμένο στον open source cpu της
arm Cortex M0. Δοκιμάστηκε επιτυχώς σε FPGA του εργαστηρίου αλλά ακόμα δεν έχει
χρησιμοποιηθεί σε «πραγματικές συνθήκες». Απώτερος στόχος είναι να χρησιμοποιηθεί
στο εργαστήριο για την επιτάχυνση εφαρμογών που θα χρειαστούν εξωτερική μνήμη
δηλ. μεγαλύτερη μνήμη από την embedded του FPGA.
Αν και δεν δοκιμάστηκε σε κάποιο άλλο σύστημα έχει φτιαχτεί με γνώμονα το πρότυπο
του AHB οπότε υποθετικά δεν θα έχει κάποιο πρόβλημα να ενσωματωθεί σε
οποιοδήποτε συμβατό με τον δίαυλο σύστημα. Η λογική πίσω από την υλοποίηση του
είναι να είναι σχετικά εύκολη η αλλαγή ορισμένων μεταβλητών ώστε να
διαφοροποιείται ο controller βάση των αναγκών του καθενός. Οι προδιαγραφές δίνονται
παρακάτω αν και πιθανόν εκτός των πλαισίων της διπλωματικής και εντός του 2014 να
επανα-σχεδιαστεί ώστε να γίνει πλήρως modular. / Cache controller compatible with AHB bus in system Verilog.
| Identifer | oai:union.ndltd.org:upatras.gr/oai:nemertes:10889/7520 |
| Date | 16 May 2014 |
| Creators | Γερακάρης, Δημήτρης |
| Contributors | Αλεξίου, Γιώργος, Αδαός, Κώστας, Gerakaris, Dimitris, Αδαός, Κώστας, Αλεξίου, Γιώργος, Βέργος, Χαρίδημος |
| Source Sets | University of Patras |
| Language | gr |
| Detected Language | Greek |
| Type | Thesis |
| Rights | 0 |
Page generated in 0.0017 seconds