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Estimativa e redu??o da dissipa??o de pot?ncia em redes intra-chip com chaveamento por pacotes

Made available in DSpace on 2015-04-14T14:49:05Z (GMT). No. of bitstreams: 1
411702.pdf: 1801479 bytes, checksum: 77884f26b3b3891c3df19805dedffc5e (MD5)
Previous issue date: 2009-01-12 / No passado, as maiores preocupa??es de um projetista VLSI compreendiam ?rea de sil?cio, desempenho, custo e confiabilidade. A dissipa??o de pot?ncia e a energia consumida pelo circuito ocupavam uma posi??o secund?ria no projeto do mesmo. A computa??o m?vel mudou este cen?rio, trazendo a dissipa??o de pot?ncia e o consumo de energia de um circuito como preocupa??es prim?rias, visando principalmente aumentar a vida ?til das baterias do dispositivo. A primeira medida para reduzir a pot?ncia do circuito ? agregar diversas fun??es, que antes estariam em circuitos independentes, em um mesmo circuito, criando o conceito de SoC. Devido ao n?mero de fun??es integradas nos SoCs modernos, as redes intra-chip (NoCs) est?o sendo mais utilizadas devido a sua escalabilidade e paralelismo de comunica??o. Os modelos atuais de estimativa da dissipa??o de pot?ncia nas NoCs utilizam como principal m?trica o volume de dados transmitidos na rede. Este trabalho prop?e um modelo para estimativa da dissipa??o de pot?ncia em uma rede intra-chip mais preciso, baseado nas taxas de recep??o nos buffers de cada roteador da rede durante a transmiss?o do tr?fego avaliado. Resultados mostram um erro de no m?ximo 10% em compara??o com uma ferramenta comercial de estimativa de dissipa??o de pot?ncia, reduzindo o tempo de estimativa. Comparando o modelo proposto com modelos baseados em volume de dados, podemos verificar a imprecis?o dos modelos de volume, mesmo que estes apresentem tempo de resposta melhores. O modelo proposto foi integrado ao framework ATLAS, permitindo que os projetistas avaliem a pot?ncia dissipada para as NoCs e tr?fegos gerados neste framework. Al?m disto, este trabalho apresenta a avalia??o da dissipa??o de pot?ncia da NoC Hermes, avaliando a aplica??o de t?cnicas de redu??o de pot?ncia em circuitos CMOS sobre a rede.

Identiferoai:union.ndltd.org:IBICT/oai:tede2.pucrs.br:tede/5044
Date12 January 2009
CreatorsGuindani, Guilherme Montez
ContributorsMoraes, Fernando Gehm
PublisherPontif?cia Universidade Cat?lica do Rio Grande do Sul, Programa de P?s-Gradua??o em Ci?ncia da Computa??o, PUCRS, BR, Faculdade de Inform?ca
Source SetsIBICT Brazilian ETDs
LanguagePortuguese
Detected LanguagePortuguese
Typeinfo:eu-repo/semantics/publishedVersion, info:eu-repo/semantics/masterThesis
Formatapplication/pdf
Sourcereponame:Biblioteca Digital de Teses e Dissertações da PUC_RS, instname:Pontifícia Universidade Católica do Rio Grande do Sul, instacron:PUC_RS
Rightsinfo:eu-repo/semantics/openAccess
Relation1974996533081274470, 500, 600, 1946639708616176246

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