Made available in DSpace on 2013-08-07T18:42:17Z (GMT). No. of bitstreams: 1 000445336-Texto+Completo-0.pdf: 3946436 bytes, checksum: 1e6fa2914e52a5786113539640cd4a99 (MD5) Previous issue date: 2012 / Due to the evolution of deep submicron technologies for semiconductor fabrication, it is possible nowadays to manufacture increasingly complex systems inside a single sili-con die. However, this evolution in some cases mandates the abandonment of traditional design techniques. The development of purely synchronous complex systems begins to be influenced by relatively long intrachip distances as well as by parasitic effects in wires with growingly small cross-sections. Besides, it is important to enable the design of devices with enhanced processing capabilities to fulfill the demand for multiple applications in re-search and industry environments, while at the same time improving energy efficiency. This is motivated by the significant increase on the demand for multifunctional portable equipments like tablets and smart phones that must everyday become faster and yet present reasonable battery life. In view of these facts, new paradigms for the design of globally asynchronous locally synchronous (GALS) systems come to the forefront in the construction of multiprocessor systems on chip (MPSoCs). This work has as main strateg-ic objective to explore GALS MPSoC architectures that target the control of power dissipa-tion. The decision to work with MPSoCs comes from the natural need to increase the number of processing elements in current designs, as a way to take full advantage of the silicon technological evolution. During the development of this work five distinct contribu-tions are worth mentioning. First, the architectures of the Hermes-GLP NoC router and of the HeMPS MPSoC were subject to a set of corrections and modifications, to provide these modules with better support to the implementation of GALS systems. This allowed the proposition of a new MPSoCs, called HeMPS-GLP. Second, a set of changes in the embedded processor microkernel of the HeMPS MPSoC enabled the smooth interconnec-tion and configuration of new hardware structures to the system processors. Third, a new high-level language verification environment for the HeMPS-GLP MPSoC was made avail-able, which supports up to 256 distinct operating frequencies for the NoC, together with the independent definition of each processing element´s clock. Fourth, there is the propo-sition of a new local clock generator targeting minimum area, low power dissipation, oper-ating frequency stability and insensitivity to process, voltage and temperature variations. Finally, this work provides a simulation and code generation environment for silicon im-plementations of the HeMPS-GLP MPSoC. This environment emulates the local clock ge-nerators, based on the designed local clock generator. / Devido à evolução das tecnologias nanométricas profundas em semicondutores, hoje é possível a fabricação de sistemas cada vez mais complexos em um único chip. Entretanto, esta evolução está inviabilizando, em alguns casos, práticas de projeto tradi-cionais. O desenvolvimento de sistemas complexos puramente síncronos começa a ser influenciado por distâncias intrachip relativamente longas, bem como por efeitos parasitas em fios com áreas de secção reta cada vez menores. Adicionalmente, ganha destaque em pesquisa e na indústria a necessidade de projetar dispositivos com elevada capacida-de de processamento para atender a demanda de múltiplas aplicações, enquanto aprimo-ram-se os níveis de eficiência energética. Isto é motivado pelo significativo aumento da procura por equipamentos portáteis multifunções como tablets e celulares inteligentes mais velozes e com durabilidade de bateria razoável. À luz destes fatos, novos paradig-mas de projeto de sistemas globalmente assíncronos e localmente síncronos (GALS) ga-nham destaque para construir sistemas multiprocessados em chip (MPSoCs). Este traba-lho tem como principal objetivo estratégico explorar arquiteturas GALS para MPSoCs com alvo no controle da potência dissipada. Escolhe-se trabalhar sobre MPSoCs devido ao aumento significativo de módulos de processamento em projetos atuais como uma forma de tirar vantagem plena da evolução das tecnologias de fabricação baseadas em silício. Ao longo das atividades, cinco contribuições podem ser destacadas oriundas cada uma de um conjunto de trabalhos práticos desenvolvidos. Primeiro, propôs-se um conjunto de correções e modificações nas arquiteturas do roteador da NoC Hermes-GLP e do MPSoC HeMPS, visando transformar estes em um melhor suporte à implementação de sistemas GALS. Isto produziu uma nova arquitetura de MPSoC, denominado HeMPS-GLP. Segun-do, alterações na estrutura do microkernel embarcado dos processadores do MPSoC HeMPS possibilitaram a interconexão e configuração corretas de novas estruturas em hardware aos processadores em questão. Terceiro, disponibilizou-se um ambiente de ve-rificação em linguagem de alto nível para o MPSoC HeMPS-GLP, com suporte a até 256 níveis distintos de frequência para a rede, bem como a definição do relógio de cada IP de processamento de forma independente. Em quarto lugar, foram realizados o estudo e o projeto de um gerador local de relógio visando obter área mínima, baixa dissipação de potência, estabilidade em frequência e insensibilidade a variações de processo, tensão de alimentação e temperatura. Quinto e último, foi desenvolvido um ambiente de simulação e geração de código sintetizável em silício para o MPSoC HeMPS-GLP. Este provê a emu-lação do sistema de geração local de relógio, baseado no gerador local projetado.

Made available in DSpace on 2013-08-07T18:42:38Z (GMT). No. of bitstreams: 1 000391995-Texto+Completo-0.pdf: 1694229 bytes, checksum: ee45120ceb9e6be4fdb62fcce97ad619 (MD5) Previous issue date: 2006 / The proposition of Networks-on-Chip (NoCs) for modern and future embedded systems capitalizes on the fact that busses present performance degradation when shared by a great number of cores. Even if NoC research is a relatively young field, the literature abounds with propositions of NoC architectures. Several of these propositions claim providing quality of service (QoS) guarantees, which is essential for e. g. real time and multimedia applications. The most widespread approach to attain some degree of QoS guarantee relies on a two-step process. The first step is to characterize application performance through traffic modeling and simulation. The second step consists in tuning a given network template to achieve some degree of QoS guarantee. These QoS targeted NoC templates usually provide specialized structures to allow either the creation of connections (circuit switching) or the assignment of priorities to connectionless flows. It is possible to identify three drawbacks in this two-step process approach. First, it is not possible to guarantee QoS for new applications expected to run on the system, if those are defined after the network design phase. Second, even with end-to-end delay guarantees, connectionless approaches may introduce jitter. Third, to model traffic precisely for a complex application is a very hard task. If this problem is tackled by oversimplifying the modeling phase, errors may arise, leading to NoC parameterization that is poorly adapted to achieve the required QoS. This work has two main objectives. The first one is to evaluate the area-performance trade-off and the limitations of circuit switching and priority scheduling to meet QoS. This evaluation shows where such implementations are really suited for achieving QoS guarantees, and when more elaborate mechanisms to meet QoS are needed. The second objective is to propose the use of a rate-based scheduling to achieve QoS requirements considering the execution time state of the NoC. The evaluation of circuit switching and priority scheduling show that: (i) circuit switching can guarantee QoS only to a small number of flows, this technique presents low scalability and can potentially waste significant bandwidth; (ii) priority-based approaches may display best-effort behavior and, in worst-case situations, may lead to unacceptable latency for low priority flows, besides being subject to jitter. In face of these limitations, rate-based scheduling arises as an option to improve the performance of QoS flows when varying traffic scenarios are used. / A proposição de redes intra-chip (NoCs) para futuros e modernos sistemas embarcados baseia-se no fato de que barramentos apresentam degradação do desempenho quando compartilhados por um grande número de núcleos. Mesmo a pesquisa de NoCs sendo um campo relativamente novo, a literatura possui muitas proposições de arquiteturas de tais redes. Muitas destas proposições objetivam prover garantias de qualidade de Serviço (QoS), o que é essencial para aplicações de tempo real e multimídia. O método mais amplamente usado para obter algum grau de garantia de QoS é dividido em duas etapas. A primeira etapa é caracterizar a aplicação através da modelagem de tráfego e simulação. A segunda etapa consiste em dimensionar uma determinada rede para alcançar garantias de QoS. Projetos de NoCs destinados a atender QoS usualmente provêem estruturas especializadas para permitir ou a criação de conexões (chaveamento por circuito) ou a definição de prioridades para fluxos sem conexão. É possível identificar três desvantagens neste método de duas etapas. Primeiro, não é possível garantir QoS para novas aplicações que venham a ser executadas no sistema, se estas são definidas depois da fase de projeto da rede. Segundo, mesmo com garantias de latência fim-a-fim, métodos sem o estabelecimento de conexão podem introduzir jitter. Terceiro, modelar tráfego precisamente para uma aplicação complexa é uma tarefa muito difícil. Se este problema é contornado pela simplificação da fase de modelagem, erros podem ser introduzidos, conduzindo a uma parametrização da NoC pobremente adaptada para atender à QoS requerida. Este documento tem dois principais objetivos. O primeiro é avaliar o compromisso área-desempenho e as limitações do chaveamento por circuito e do escalonamento baseado em prioridades para prover QoS. Esta avaliação mostra quando tais implementações são realmente apropriadas para atender requisitos de QoS, e quando mecanismos mais elaborados são necessários. O segundo objetivo é propor o uso de um escalonamento baseado em taxas para atender requisitos de QoS, considerando o estado da NoC em tempo de execução. A avaliação do chaveamento por circuito e do escalonamento baseado em prioridades mostra que: (i) chaveamento por circuito pode garantir QoS somente para um pequeno número de fluxos; esta técnica apresenta baixa escalabilidade e pode desperdiçar largura de banda; (ii) escalonamento baseado em prioridades pode apresentar comportamento melhor esforço e, em situações de pior caso, pode conduzir a uma latência inaceitável para fluxos de baixa prioridade, além de ser sujeito a jitter. Por estas limitações, o escalonamento baseado em taxas surge com uma opção para melhorar o desempenho de fluxos QoS quando cenários de tráfego variáveis são usados.

Made available in DSpace on 2013-08-07T18:42:51Z (GMT). No. of bitstreams: 1 000411702-Texto+Completo-0.pdf: 1801479 bytes, checksum: 77884f26b3b3891c3df19805dedffc5e (MD5) Previous issue date: 2008 / The main cost functions in VLSI design during the 90’s were silicon area, performance, cost and reliability. Power dissipation and energy consumption were a secondary concern. For example, some Intel processors could dissipate more than 120 watts. Mobile computing changes this scenario, making energy consumption and battery life a primary concern. A first move to reduce power is to integrate most of the system functions together in a single integrated circuit, leading to the SoC concept. Due to number of functions integrated in modern SoCs, networks on chip (NoCs) are becoming the preferred communication infrastructure due to their scalability and communication parallelism. Current power estimation models for NoCs capitalize mostly in the volume of information transmitted through the network. This work proposes a more precise NoC power estimation model, based in the buffer reception rates, according to the traffic scenario applied to the network. Results show the accuracy of the model compared to industrial power estimation tools, with an error inferior to 10%, with reduced execution time. Compared to a volume based estimation method, it was possible to demonstrate the weakness of such methods, even if they are faster to generate results. The proposed model is integrated into the ATLAS framework, providing designers a path to evaluate power and energy of automatically generated NoCs. Additionally, this work evaluates the dissipation of each Hermes internal component, with and without power reduction techniques. / No passado, as maiores preocupações de um projetista VLSI compreendiam área de silício, desempenho, custo e confiabilidade. A dissipação de potência e a energia consumida pelo circuito ocupavam uma posição secundária no projeto do mesmo. A computação móvel mudou este cenário, trazendo a dissipação de potência e o consumo de energia de um circuito como preocupações primárias, visando principalmente aumentar a vida útil das baterias do dispositivo. A primeira medida para reduzir a potência do circuito é agregar diversas funções, que antes estariam em circuitos independentes, em um mesmo circuito, criando o conceito de SoC. Devido ao número de funções integradas nos SoCs modernos, as redes intra-chip (NoCs) estão sendo mais utilizadas devido a sua escalabilidade e paralelismo de comunicação. Os modelos atuais de estimativa da dissipação de potência nas NoCs utilizam como principal métrica o volume de dados transmitidos na rede. Este trabalho propõe um modelo para estimativa da dissipação de potência em uma rede intra-chip mais preciso, baseado nas taxas de recepção nos buffers de cada roteador da rede durante a transmissão do tráfego avaliado. Resultados mostram um erro de no máximo 10% em comparação com uma ferramenta comercial de estimativa de dissipação de potência, reduzindo o tempo de estimativa. Comparando o modelo proposto com modelos baseados em volume de dados, podemos verificar a imprecisão dos modelos de volume, mesmo que estes apresentem tempo de resposta melhores. O modelo proposto foi integrado ao framework ATLAS, permitindo que os projetistas avaliem a potência dissipada para as NoCs e tráfegos gerados neste framework. Além disto, este trabalho apresenta a avaliação da dissipação de potência da NoC Hermes, avaliando a aplicação de técnicas de redução de potência em circuitos CMOS sobre a rede.

Dissertação (Mestrado) - Universidade Federal de Santa Catarina, Centro Tecnologico / Made available in DSpace on 2016-01-08T22:30:30Z (GMT). No. of bitstreams: 1 110673.pdf: 3677015 bytes, checksum: b7e43486a1182f317df8d998e2c2f54c (MD5) Previous issue date: 1997 / A importância do processo de gerenciamento de redes, suas possibilidades de uso e seus benefícios são ressaltados, especialmente quando aplicado em um backbone de âmbito regional. Neste sentido é apresentada uma proposta de gerência para a Rede Catarinense de Ciência e Tecnologia - RCT. Trata-se de uma contribuição para a sua administração e operacionalização (buscando sempre as melhores condições de funcionamento) com o objetivo também de colaborar com a disseminação e dismistificação desta cultura. A RCT, inicialmente projetada com 21 pontos de presença distribuídos em 14 cidades, encontra-se em fase de ampliação; serão 59 pontos beneficiando diretamente 36 cidades. Sua concepção e implementação são descritas com o registro dos principais fatos, de seus pontos de presença, das instituições que a compõem, de sua atual fase de desenvolvimento, etc. O modelo de gerenciamento OSI, com sua arquitetura CMIP é apresentado, assim como a classificação das necessidades de gerenciamento, de acordo com o modelo funcional (falhas, desempenho, configuração, contabilização e segurança). Relaciona-se também um conjunto de RFC's que definem a arquitetura SNMP-Internet, a SMI e sua árvore de registros, os tipos de acesso e aspectos característicos de uma comunidade e, complementarmente, em que consiste um sistema de gerenciamento de redes. São apresentadas algumas ferramentas básicas de gerenciamento ad hoc e relacionadas às MIB's disponíveis, com destaque para a MIB privada Cisco e a netView6000SubAgent. Com o enfoque voltado ao cliente, conforme os atuais conceitos de qualidade total, passou-se à definição do público-alvo, segmentado de acordo com suas necessidades e a forma de atendê-las (responsáveis pela tomada de decisão, grupos de gerência de redes e usuários da Internet). Para o conjunto de usuários da Internet estão disponíveis informações relativas à distribuição de tráfego ao longo do dia nas diferentes linhas de comunicação do backbone, monitoradas com urn aplicativo de domínio público (Routers-stats), O uso de um aplicativo comercial (AIX SystemView SetView 6000 for AIX), em função do maior número de recursos disponíveis, tanto em monitoração como em controle, está voltado a atender às necessidades do grupo, de gerência de redes. Analisa-se a freqüência de polling para a monitoração de tráfego, indicam-se as variáveis das MIB's mais adequadas a receberem acompanhamentos e também os indicadores derivados destas e considerados importantes (taxa de utilização do canal de comunicações, problemas no canal de comunicações, taxas de descarte de pacotes, taxa de erros e utilização da estação de trabalho). Aos responsáveis pela tomada de decisão recomendam-se relatórios específicos, especialmente preparados para a necessidade em questão, procurando evitar relatórios técnicos e rotineiros. Face à dinamicidade da RCT, seja em função de seu crescimento (aumento do número de pontos e/ou tráfego) ou em relação à adoção de novas tecnologias (implantação do ATM entre Ufsc e Udesc, etc.) ou face à evolução das ferramentas de gerenciamento, é fundamental a contínua reavaliação desta propostas, abrindo amplas possibilidades para a continuidade deste trabalho.

Made available in DSpace on 2015-05-29T12:49:49Z (GMT). No. of bitstreams: 1 000469318-Texto+Completo-0.pdf: 5158294 bytes, checksum: aacfc4fbbf492486e6befc63afe0d601 (MD5) Previous issue date: 2015 / Improvements in Wireless Sensor Networks (WSNs) are constantly being proposed and one of the challenges is to develop the ability to create smarter dynamics so that it can adapt to the needs that arise in the environment. This work proposes three algorithms for networks based on tree topology: (i) Reorganization of Optimal Power algorithm, (ii) Best Channel Choice Based on ScanED algorithm and (iii) Self-Organizing algorithm, which is the result of the implementation of the first two simultaneously. This last algorithm makes decisions based on metrics such as LQI, RSSI, transmission power, operation channel, CCA and energy detected in channel. The benefits of using this algorithm are: (i) reduction of energy consumption, (ii) reduction of electromagnetic interference in the environment, (iii) achieving a more suitable topology for the needs of the WSN, (iv) reduction of the communication error rate, thus reducing collisions and retransmission of frames, and (v) periodic selection of a clean channel to operate. / Redes de Sensores Sem Fio (RSSFs) estão em constante desenvolvimento e entre as melhorias propostas está o suporte ao comportamento dinâmico dos sensores, para que possam se adaptar às necessidades que surgem no ambiente. Neste trabalho são propostos três algoritmos para redes com topologia em forma de árvore, denominados de: (i) algoritmo de Reorganização de Potência Ótima (RPO), (ii) algoritmo de Escolha do Canal de Operação Baseado no ScanED (ECOBS) e (iii) algoritmo de Auto-organização (AO), que é o resultado da execução dos dois primeiros simultaneamente. Este último algoritmo toma decisões baseado nas métricas LQI, RSSI, potência de transmissão, canal de operação, CCA e energia detectada no canal. Como benefícios da utilização deste algoritmo são ressaltados: (i) a redução do consumo de energia, (ii) a diminuição da interferência eletromagnética no ambiente, (iii) o alcance de uma topologia mais adequada para as necessidades da RSSF, (iv) a diminuição da taxa de erros de comunicação, reduzindo as colisões e retransmissões de frames, e (v) a seleção periódica do canal mais limpo para operar.

Orientador : Clesio Luis Tozzi / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica / Made available in DSpace on 2018-07-14T03:42:15Z (GMT). No. of bitstreams: 1 Costa_HenriqueSergioGutierrezda_M.pdf: 7792784 bytes, checksum: 6379bcea94783b728364fca6e6e56183 (MD5) Previous issue date: 1992 / Resumo: Uma arquitetura dedicada a detecção de bordas implementada como um circuito integrado é apresentada. São analisadas várias alternativas para a implementação de seus componentes básicos (somadores, multiplicadores, memórias. etc) considerando a velocidade de operação. modularidade e estilo de projeto. São apresentados os projetos de cada módulo componente do sistema e sua implementação em VLSI, bem como resultados de simulações do modelo. É efetuada uma comparação entre a arquitetura implementada e outras alternativas apresentadas na literatura / Abstract: The implementation of an edge detection architecture as an integrated circuit is presented. Alternatives for the implementation of the basic modules (adders, multipliers, memories. etc) are analised considering the operation speed, the modularity and the design style. The design of each module, its VLSI implemention and the simulation results are presented. The implemented architecture is compared to other alternatives shown in the literature / Mestrado / Automação / Mestre em Engenharia Elétrica

Made available in DSpace on 2013-08-07T18:42:24Z (GMT). No. of bitstreams: 1 000424524-Texto+Completo-0.pdf: 1961872 bytes, checksum: 05389810cf9264c18fc855018d938536 (MD5) Previous issue date: 2010 / The growing number of applications running on emerging MPSoCs can be characterized by their high demand of computation and communication in different parts of the chip. The processing elements that execute these applications bring a dynamic and unpredictable nature to the on-chip traffic, due to the variability on data injection rates that they can generate. Networks on chip (NoCs) are the communication infrastructure to be used in such systems, due to their performance, reliability and scalability. To deal with the dynamic behavior of the application traffic, several methods are proposed at the system level (at runtime) and at the architecture level (at design time). The subject of this Thesis is the use of techniques for adaptability in NoCs at both system and architecture levels: buffer sizing and adaptive routing. The first technique introduces a decoupling buffer (D-buffer) on the target IP. This buffer receives data from the NoC with jitter, while the target IP consumes data from this buffer at the application rate, without jitter. Two problems must be solved to implement D-buffers: (i) which size must the buffer have? (ii) how much time should pass before data consumption starts (threshold)? A general method to define D-buffer size and threshold, considering the influence of packaging, arbitration, routing and concurrency between flows is presented. The second technique is an adaptive routing algorithm for NoCs, where the path between source and target IPs may be modified due to congestion events. The major part of the state of art proposals have a limited view of congestion, since each NoC router takes decisions based on the status of a few neighbors. Such local decisions may route packets to other congested regions, making the algorithm inefficient. This work presents a new method where congestion analysis considers information of all routers in the source-to-target path. This method relies on a protocol for QoS session establishment, followed by distributed monitoring and re-route to noncongested regions. Experimental results demonstrate the impact on multimedia flows with fixed and variable packet sizes (from real traffic traces) in the buffer sizing, and the percentage of deadline violations as a function of the D-buffer size. In terms of adaptive routing, the obtained results present the influence of different levels of traffic locality on packets latency, NoC occupation and adaptive routing reactivity to congestion events. / O crescente número de aplicações executando em MPSoCs emergentes pode ser caracterizado pela sua alta demanda de computação e comunicação nas diferentes parte do chip. Os elementos de processamento que executam estas aplicações trazem uma natureza dinâmica e imprevisível para o tráfego em chip, devido à variabilidade nas taxas de injeção de dados que eles podem gerar. As redes em chip (NoC – do inglês Network-on-Chip) são as estruturas de comunicação a serem utilizadas em tais sistemas, devido ao seu desempenho, confiabilidade e escalabilidade. Para lidar com o comportamento dinâmico do tráfego de aplicações, vários métodos de adaptação são propostos em nível de sistema (em tempo de execução) e em nível de arquitetura (em tempo de projeto). Esta Tese aborda o uso de técnicas de adaptação em NoCs em nível de sistema e de arquitetura: dimensionamento de buffer e roteamento adaptativo. A primeira técnica introduz um buffer de desacoplamento (D-buffer) no IP destino. Este buffer recebe dados da NoC com jitter, enquanto que o IP destino consome dados deste buffer na taxa da aplicação, sem jitter. Dois problemas devem ser resolvidos para a implementação de D-buffers: (i) qual tamanho este buffer deve possuir? (ii) quanto tempo deve ser esperado antes do início do consumo de dados (threshold)? Propõe-se aqui um método geral para definir o tamanho e threshold de D-buffers, considerando a influência do empacotamento, arbitragem, roteamento e concorrência entre fluxos. A segunda técnica é um algoritmo de roteamento adaptativo para NoCs, onde o caminho entre o IPs origem e destino pode ser modificado devido a eventos de congestionamento. A maior parte das propostas do estado da arte possui uma visão limitada de congestionamento, considerando que cada roteador da NoC toma decisões baseado no estado de seus vizinhos. Esta decisão local pode rotear pacotes a outras regiões congestionadas, o que pode tornar o algoritmo ineficiente. Este trabalho apresenta um novo método onde a análise de congestionamento considera informações de todos os roteadores no caminho entre a origem e destino. Este método é composto por um protocolo para estabelecimento de sessões QoS, seguido de monitoração distribuída e re-roteamento para regiões não congestionadas. Resultados experimentais demonstram o impacto de fluxos multimídia com tamanhos de pacotes fixo e variável (a partir de traces reais de tráfego) no dimensionamento de buffers, e o percentual de violações de prazos em função do tamanho do D-buffer. Em termos de roteamento adaptativo, os resultados obtidos apresentam a influência de diferentes níveis de localidade de tráfego na latência de pacotes, ocupação da NoC e reatividade do roteamento adaptativo a eventos de congestionamento.

Made available in DSpace on 2013-08-07T18:42:35Z (GMT). No. of bitstreams: 1 000402108-Texto+Completo-0.pdf: 3755135 bytes, checksum: 7d348d529638f63dbd140311e4213857 (MD5) Previous issue date: 2008 / The growing demand for system-on-Chip (SoC) time-to-market reduction leads to relevant changes in the way such systems are designed. One of the critical components in any SoC is the intra-chip architecture employed to enable communication among the SoC processing elements. Traditionally, intra-chip communication architectures are implemented based on multipoint structures such as shared busses. However, as SoC complexity grows following the silicon technology evolution, busses tend to display growing limitations related to figures like scalability, power consumption and degree of parallelism. Due to these limitations, structures like networks-on-chip (NoCs) have gained attention as ways to allow overcoming the limitations due to the use of shared busses. NoCs enlarge the design search space of intra-chip communication architectures and bring forward a set of advantages when compared to shared busses, including more systematic methods to scale communication bandwidth, reduction of global wiring, pointto- point multiple wires leading to power reduced interconnect and the capacity to easily define the degree of parallelism in communication. The NoC design process has been a target for academic and industrial efforts. This work contributes with an evaluation of a design process that has found growing acceptance, the behavioral synthesis. This is corroborated by the current availability of several commercial CAD tools that support it. The specific design process employed here is the one supported by the Cynthesizer environment of FORTE Design Systems. This environment was neither conceived with specific facilities for the design of intra-chip communication architectures nor has any associated design framework for this task. However, the easiness with which Cynthesizer allows the modeling of such structures rendered makes it interesting to perform the cited evaluation work. To do so, case studies of 2D torus topology NoCs were selected. This topology is not quite explored in the literature as a target of NoCs. The main contributions of this work are the evaluation results of using behavioral synthesis methods to produce intra-chip communication structures and the adaptation of deadlock-free algorithms for the chosen topology. These algorithms were originally proposed for networks with 2D mesh and unidirectional 2D torus topologies which have been adapted for a 2D bidirectional torus topology. As a result of the evaluation it is possible to conclude that the current state of the art in behavioral synthesis needs to evolve to include processes for the generation and optimization of intra-chip communication architectures. The obtained results are significantly inferior in terms of area overhead and speed when compared to implementations starting from handwritten RTL code, even after significant optimizations and design space exploration. This work demonstrated however a positive factor of using behavioral synthesis, which is the easiness to model and evaluating routing algorithms. / A crescente demanda pela redução do time-to-market para SoCs (System-on-chip) leva a mudanças essenciais na maneira como esses sistemas são concebidos. Um dos componentes críticos em qualquer SoC é a arquitetura interna de comunicação entre módulos do sistema. Tradicionalmente, estas são implementadas como arquiteturas de comunicação baseadas em barramentos. Contudo, a medida que a complexidade de SoCs cresce com a evolução tecnológica, barramentos apresentam crescentes limitações com relação a escalabilidade, consumo de potência e paralelismo. Devido a estas limitações, estruturas do tipo redes intrachip ou NoCs (Networks-on-Chip) têm ganho crescente destaque como forma de permitir superar as limitações derivadas do uso de barramentos em SoCs. Tais redes ampliam o espaço de soluções de projeto de estruturas de comunicação intrachip e trazem como vantagem largura de banda escalável de forma mais sistemática, o uso de conexões ponto a ponto curtas com menor dissipação de potência e a capacidade de facilmente definir o grau de paralelismo da comunicação. O processo de projeto de NoCs tem sido alvo de esforços da indústria e do meio acadêmico e este trabalho contribui com a avaliação de um processo de projeto que está retomando força com ferramentas comerciais, a síntese comportamental. O processo de projeto avaliado aqui, especificamente aquele ao qual dá suporte o ambiente Cynthesizer da FORTE Design Systems, não foi concebido para dar suporte ao projeto de arquiteturas de comunicação intrachip e não possui associados arcabouços de projeto para tal tarefa. No entanto, a facilidade de modelagem dessas estruturas mostrou-se atraente para realizar tal avaliação. Para tanto, foram escolhidos estudos de caso de NoCs com topologia toro 2D bidirecionais, pouco exploradas na literatura. Como contribuições deste trabalho cita-se a avaliação da síntese comportamental para o projeto de NoCs e a adaptação de algoritmos livres de (deadlocks) da literatura. Tais algoritmos foram propostos para redes de topologia malha e para toro unidirecional, e neste trabalho realizaram-se adaptações para uso destes em redes toro bidirecionais. Como resultado da avaliação, conclui-se que o estado da arte da síntese comportamental ainda precisa avançar e incluir processos para a geração e otimização de arquiteturas de comunicação intrachip. Os resultados obtidos são significativamente inferiores àqueles derivados de codificação direta no estilo RTL em termos de área e velocidade, mesmo depois de aplicado esforços significativos de otimização de código e exploração do espaço de projeto. Este trabalho demonstrou, contudo um fator positivo da síntese comportamental, qual seja a facilidade de modelagem e avaliação de algoritmos de roteamento.

Made available in DSpace on 2013-08-07T18:42:52Z (GMT). No. of bitstreams: 1 000444177-Texto+Completo-0.pdf: 1659305 bytes, checksum: bdead0d762530fe1980280cda19165e9 (MD5) Previous issue date: 2012 / In advanced deep submicron technologies, the aggressive scaling of the clock to increasingly higher frequencies has now terminated. At the circuit top level, global clocking is not feasible anymore, which has led to the popularization of the Globally Asynchronous Locally Synchronous paradigm for constructing complex system on chip devices, with local islands of clocked logic interconnected by asynchronous communication. By providing packet-based communication and scalable communication parallelism compared to traditional bus-based communication, asynchronous network- on-chip have recently shown their benefits compared to their synchronous counterparts to build future many-core architectures, in terms of both performance and power. One of the next challenges for such asynchronous communication architectures is reliability, in the form of robustness to single event effects, when under the impact of particles generated by ionizing radiation. This occurs because technology downscaling continuously increases the logic sensitivity of silicon devices to such effects. Contrary to what happens in synchronous circuits, delay variations induced by radiation usually have no impact on asynchronous quasi-delay insensitive (QDI) combinational logic blocks, but in case of storage logic, bit flips may corrupt the circuit state with no recovery solution, even when using asynchronous circuits. This work proposes a new set of hardening techniques against single event effects applicable to asynchronous networks-on-chip. It presents practical case studies of use for these techniques and evaluates them in close to real life situations. The obtained results show that the achieved increase in asynchronous network-on-chip robustness has the potential to leverage this communication architecture solution as the main choice for the next generations of complex silicon devices on advanced nodes technologies such as 32 nm, 28 nm, 20 nm and below. / O aumento agressivo das frequências de operação de sinais de relógio em tecnologias submicrônicas profundas chegou ao seu limite. O uso de relógios globais não é mais viável em tais tecnologias, o que fomenta a popularização do paradigma Globalmente Assíncrono, Localmente Síncrono na construção de sistemas integrados complexos, onde se empregam ilhas síncronas de lógica interconectadas através de comunicação assíncrona. Redes intrachip assíncronas proveem um modelo de comunicação baseado em troca de pacotes e paralelismo de comunicação escalável quando comparado com arquiteturas de comunicação tradicionais, como as baseadas em barramentos compartilhados. Devido a estas características, tal tipo de redes vem revelando benefícios, quando comparadas com suas equivalentes síncronas, para construir as arquiteturas many-cores do futuro, e isto em termos de ambos, desempenho e dissipação de potência. Um dos próximos desafios para as arquiteturas de comunicação em questão é a confiabilidade, na forma de robustez a efeitos de evento único (em inglês, single event effects ou SEEs), quando o circuito sofre impactos de partículas geradas por radiação ionizante. Isto ocorre porque a diminuição contínua das geometrias de dispositivos semicondutores em tecnologias sucessivas aumenta cada vez mais a sensibilidade destes a tais efeitos. Ao contrário do que ocorre em circuitos síncronos, variações de atraso induzidas por radiação em geral não geram qualquer impacto, exceto por possíveis perdas de desempenho, em circuitos lógicos assíncronos construídos usando técnicas quase insensíveis a atrasos (em inglês quasi-delay insensitive ou QDI). Contudo, a inversão de valores de bits em dispositivos de armazenamento pode corromper o estado do circuito sem possível solução de recuperação, mesmo no caso de assíncronos. Este trabalho propõe um novo conjunto de técnicas aplicáveis a redes intrachip assíncronas, que visa o aumento de robustez contra efeitos de evento único. Apresentam-se estudos de caso práticos de tais técnicas e avaliam-se as mesmas em ambientes que simulam casos reais de uso. Os resultados obtidos mostram que o aumento de robustez alcançado sobre redes intrachip tem o potencial de tornar esta arquitetura de comunicação a principal candidata para integrar as novas gerações de dispositivos de silício complexos construídos com o emprego de nodos tecnológicos avançados tais como 32 nm, 28 nm, 20 nm e abaixo.

Made available in DSpace on 2013-08-07T18:43:30Z (GMT). No. of bitstreams: 1 000425177-Texto+Completo-0.pdf: 2930765 bytes, checksum: 146324f55fdecec85040eaa6120e58f4 (MD5) Previous issue date: 2010 / NoC-based MPSoCs can provide massive computing power on a single chip, achieving hundreds of billions of operations per second by employing dozens of processing cores that communicate over a packet-switched network at a rate that exceeds 100 Tbps. Such devices can support the convergence of several appliances (e. g. HDTV, multiple wireless communication standards, media players, gaming) due to their comparatively high performance, flexibility and power efficiency. Due to the vast design space alternatives, evaluating the NoC-based MPSoCs at lower abstraction levels does not provide the required support to find out the most efficient NoC architecture considering the performance constraints (e. g. latency, power) of a given application at early design process stages. Thus, NoC-based MPSoCs design requires simple and accurate high level models in order to achieve precise performance results, of each design alternative, in an acceptable design time. In this context, the present Thesis has two main contributions: (i) development of abstract NoC models, providing accurate performance evaluation; and (ii) integration of the proposed models into a model-based design flow, allowing the design space exploration of NoC-based MPSoCs at early stages of the design flow. / MPSoCs baseados em NoCs podem fornecer alto desempenho em um único circuito integrado, atingindo centenas de bilhões de operações por segundo através do emprego de múltiplos elementos de processamento que se comunicam através de uma NoC operando a uma freqüência que excede 100 Tbps. Tais dispositivos podem suportar a execução simultânea de múltiplas aplicações (e. g. HDTV, múltiplos padrões de comunicação sem fio, tocadores multimídia, jogos), devido a características como alto desempenho, flexibilidade e eficiência em termos de consumo de energia. Devido a quantidade de alternativas inerentes ao grande espaço de projeto, a avaliação de MPSoCs baseados em NoCs em baixo níveis de abstração não prove o suporte necessário para encontrar a melhor arquitetura para a NoC considerando métricas de desempenho (e. g. latência, potência) de uma dada aplicação nas fases iniciais de projeto. Dessa forma, o projeto de MPSoCs baseados em NoCs requer modelos simples e precisos em alto nível de abstração, os quais possam gerar resultados precisos de desempenho, de cada alternativa de projeto, em um tempo de projeto razoável. Neste contexto, a presente Tese tem duas contribuições principais: (i) desenvolvimento de modelos de NoC abstratos, e (ii) integração dos modelos propostos dentro de um fluxo de projeto baseado em modelos, permitindo assim a exploração do espaço de projeto de MPSoCs baseados em NoCs nas fases iniciais do fluxo projeto.