Made available in DSpace on 2016-04-20T12:04:46Z (GMT). No. of bitstreams: 1 000478185-Texto+Completo-0.pdf: 3498426 bytes, checksum: 534aec97d6aa9dfc7b535a7f65087ae1 (MD5) Previous issue date: 2016 / Although the advancement of semiconductor technology enable the fabrication of devices with increasingly reduced propagation delay, potentially leading to higher operating frequencies, manufacturing process variability grows very aggressively in modern processes. To cope with growing variability phenomena, significant delay margins need to be added to clock signal’s periods, to ensure timing closure, which limits performance gains and constrains power efficiency. Among the several techniques that have been explored in the last decades to address these problems, three are quite relevant and promising either in isolation or combined: voltage scaling, asynchronous circuits and resilient architectures. This work investigates how voltage scaling affects circuit path delays, and produces three sets of original contributions. The first set establishes a technique to ensure that circuits synthesized with a reduced library achieve results comparable to the full library, while keeping functionality at low supply voltages. The second set of contributions composes a method to extend the voltage corners supported by standard cell libraries. This takes place through new library characterization techniques. The third set of contributions provides insights on the effects of voltage scaling in the design of resilient circuits. This analysis evaluates supply voltages in super- and sub-threshold levels. / Embora o avanço da tecnologia de semicondutores permita a fabricação de dispositivos com atrasos de propagação reduzidos, potencialmente habilitando o aumento da frequência de operação, as variações em processos de fabricação modernos crescem de forma muito agressiva. Para lidar com este problema, significativas margens de atraso devem ser adicionadas ao período de sinais de relógio, limitando os ganhos em desempenho e a eficiência energética do circuito. Entre as diversas técnicas exploradas nas últimas décadas para amenizar esta dificuldade, três se destacam como relevantes e promissoras, isoladas ou combinadas: a redução da tensão de alimentação, o uso de projeto assíncrono e arquiteturas resilientes. Este trabalho investiga como a redução de tensão de alimentação afeta os atrasos de caminhos em circuitos digitais, e produz três contribuições originais. A primeira é a definição uma técnica para garantir que circuitos sintetizados com um conjunto reduzido de células atinjam resultados comparaveis aos da biblioteca completa, mantendo a sua funcionalidade mesmo quando alimentados por tensões reduzidas. A segunda é a composição de um método para estender o suporte a níveis de tensão de alimentação para bibliotecas de células padrão providas por fabicantes de CIs, através de novas técnicas de caracterização de bibliotecas. A terceira é a análise dos efeitos do escalamento de tensão no projeto de circuitos resilientes, considerando tensões de alimentação superiores e inferiores à tensão de limiar dos transistores.

Made available in DSpace on 2013-08-07T18:42:52Z (GMT). No. of bitstreams: 1 000444177-Texto+Completo-0.pdf: 1659305 bytes, checksum: bdead0d762530fe1980280cda19165e9 (MD5) Previous issue date: 2012 / In advanced deep submicron technologies, the aggressive scaling of the clock to increasingly higher frequencies has now terminated. At the circuit top level, global clocking is not feasible anymore, which has led to the popularization of the Globally Asynchronous Locally Synchronous paradigm for constructing complex system on chip devices, with local islands of clocked logic interconnected by asynchronous communication. By providing packet-based communication and scalable communication parallelism compared to traditional bus-based communication, asynchronous network- on-chip have recently shown their benefits compared to their synchronous counterparts to build future many-core architectures, in terms of both performance and power. One of the next challenges for such asynchronous communication architectures is reliability, in the form of robustness to single event effects, when under the impact of particles generated by ionizing radiation. This occurs because technology downscaling continuously increases the logic sensitivity of silicon devices to such effects. Contrary to what happens in synchronous circuits, delay variations induced by radiation usually have no impact on asynchronous quasi-delay insensitive (QDI) combinational logic blocks, but in case of storage logic, bit flips may corrupt the circuit state with no recovery solution, even when using asynchronous circuits. This work proposes a new set of hardening techniques against single event effects applicable to asynchronous networks-on-chip. It presents practical case studies of use for these techniques and evaluates them in close to real life situations. The obtained results show that the achieved increase in asynchronous network-on-chip robustness has the potential to leverage this communication architecture solution as the main choice for the next generations of complex silicon devices on advanced nodes technologies such as 32 nm, 28 nm, 20 nm and below. / O aumento agressivo das frequências de operação de sinais de relógio em tecnologias submicrônicas profundas chegou ao seu limite. O uso de relógios globais não é mais viável em tais tecnologias, o que fomenta a popularização do paradigma Globalmente Assíncrono, Localmente Síncrono na construção de sistemas integrados complexos, onde se empregam ilhas síncronas de lógica interconectadas através de comunicação assíncrona. Redes intrachip assíncronas proveem um modelo de comunicação baseado em troca de pacotes e paralelismo de comunicação escalável quando comparado com arquiteturas de comunicação tradicionais, como as baseadas em barramentos compartilhados. Devido a estas características, tal tipo de redes vem revelando benefícios, quando comparadas com suas equivalentes síncronas, para construir as arquiteturas many-cores do futuro, e isto em termos de ambos, desempenho e dissipação de potência. Um dos próximos desafios para as arquiteturas de comunicação em questão é a confiabilidade, na forma de robustez a efeitos de evento único (em inglês, single event effects ou SEEs), quando o circuito sofre impactos de partículas geradas por radiação ionizante. Isto ocorre porque a diminuição contínua das geometrias de dispositivos semicondutores em tecnologias sucessivas aumenta cada vez mais a sensibilidade destes a tais efeitos. Ao contrário do que ocorre em circuitos síncronos, variações de atraso induzidas por radiação em geral não geram qualquer impacto, exceto por possíveis perdas de desempenho, em circuitos lógicos assíncronos construídos usando técnicas quase insensíveis a atrasos (em inglês quasi-delay insensitive ou QDI). Contudo, a inversão de valores de bits em dispositivos de armazenamento pode corromper o estado do circuito sem possível solução de recuperação, mesmo no caso de assíncronos. Este trabalho propõe um novo conjunto de técnicas aplicáveis a redes intrachip assíncronas, que visa o aumento de robustez contra efeitos de evento único. Apresentam-se estudos de caso práticos de tais técnicas e avaliam-se as mesmas em ambientes que simulam casos reais de uso. Os resultados obtidos mostram que o aumento de robustez alcançado sobre redes intrachip tem o potencial de tornar esta arquitetura de comunicação a principal candidata para integrar as novas gerações de dispositivos de silício complexos construídos com o emprego de nodos tecnológicos avançados tais como 32 nm, 28 nm, 20 nm e abaixo.

Made available in DSpace on 2015-04-30T14:04:06Z (GMT). No. of bitstreams: 1 000467157-Texto+Completo-0.pdf: 3322264 bytes, checksum: 7b67b82c66b860b322146d2cec39c230 (MD5) Previous issue date: 2012 / Advances related to integrated circuit manufactring technologies push the complexity and the number of functionalities in electronic products. The literature points out that in 2015 behavioral design will demand 50% of the whole design effort, what indicates a major need for developing circuit design automation tools. Besides that, the design of current circuits employs the synchronous design paradigm prioritarily. However this design paradigma jointly with the increase of complexity imposes relevant restriction with regard to energy consumption and power dissipation design constraints. This works presents an alternative to some of the cited problems, proposing an environment for the generation and evaluation of intrachip networks. These networks allow interconnect processing modules operating at different operating frequencies, as well as help to guarantee the fulfillment of temporal restrictions temporais imposed by the traffic requirements of such modules. During the network generation step, the proposed environment allows selecting the network characteristiscs at design time, including individual router operating frequencies. Besides network generation, the environment also enables evaluating temporal contraints for several distinct traffic models, supporting the parameterized generation of traffic to exercise the network. This characteristic offer new alternatives to reduce the design effort of intrachip network for electronic systems still in the early phases of system specification. This occurs because the environment enables the visualization of the network behavior, demonstrating if this fulfills or not the expected requirements for some give traffic scenario. / Os avanços relacionados à tecnologia de fabricação de circuitos integrados impulsionam a complexidade e o número de funcionalidades dos produtos eletrônicos. A literatura aponta que até 2015 tarefas do nível comportamental ocuparão cerca de 50% do esforço de projeto, o que reforça a necessidade do desenvolvimento de ferramentas de automação e geração automática de circuitos. Além disso, o projeto de circuitos atuais faz uso prioritariamente do paradigma de projeto síncrono, que associado ao crescimento da complexidade dos mesmos impõe restrições importantes com relação ao consumo de energia e à dissipação de potência. Este trabalho apresenta uma solução alternativa a alguns dos problemas citados, pela proposta de um ambiente de geração e avaliação de redes intrachip. Tais redes permitem, além de conectar módulos de processamento que operem em diferentes frequências, ajudar a garantir o atendimento de restrições temporais impostas pelos requisitos de tráfego destes módulos. Durante a geração da rede, o ambiente permite em tempo de projetos selecionar características da mesma, tais como as frequências de operação dos roteadores, de forma individualizada. Além da geração da rede, o ambiente ainda habilita avaliar restrições temporais de diferentes modelos de tráfegos, dando suporte à geração parametrizada de tráfego para exercitar a rede. Esta característica oferece alternativas para reduzir o esforço do projeto dos sistemas eletrônicos ainda nas fases de especificação de requisitos do sistema. Isto ocorre por que o ambiente facilita a visualização do comportamento de um modelo de rede, demonstrando se o mesmo atende ou não a requisitos esperados para um cenário de tráfego.

Made available in DSpace on 2013-08-07T18:53:11Z (GMT). No. of bitstreams: 1 000412872-Texto+Completo-0.pdf: 5822459 bytes, checksum: 92433e5505b06d2b251a2d0c943d8652 (MD5) Previous issue date: 2009 / Nowadays, the major part of electronic devices uses synchronous circuits controlled by a global clock signal. This signal establishes the exact moment the data should be captured by the registers synchronizing the system's operations. Meanwhile, this type of circuits can cause a series of problems as for example, very high noise sensibility and electromagnetic emission degree that can a ect peripheral circuits. In this context, asynchronous circuits have been proposed as an interesting alternative able to provide circuits intrinsically more robust to noise. Though, asynchronous circuits are not used in large scale, due to their high design's complexity and furthermore to the lack of CAD tools able to deal with all design's steps and involves changing most of the designers' mentality. The proposed work aims at comparing the reliability of synchronous and asynchronous systems generated according to the desynchronization approach proposed in 2004. This technique represents a simple solution able to develop asynchronous circuits based on the synchronous circuit's design ow. It is important to note that the proposed approach can be implemented using commercial CAD tools. Finally, in order to evaluate the technique proposed in this work, various fault injection campaigns have been performed applying irradiated and conduced electromagnetic interference (EMI) according to IEC 62. 132-2 and IEC 61. 004-29 norms, respectively. Indeed, a test platform has been developed by the SiSC Laboratory of the Catholic University of Rio Grande do Sul. This platform is composed of a 6-layers SMD board containing several FPGAs and control logic, two di erent versions of the DLX microprocessor mapped on a FPGA and an application software loaded into the BRAM memory. The analysis of the obtained results demonstrates that the proposed technique is able to e ciently generate asynchronous circuits that are certainly more robust and reliable when exposed to EMI than the synchronous ones. / Atualmente, grande parte dos equipamentos eletrônicos utilizam circuitos síncronos que são controlados por um sinal de relógio (clock ) global. Este sinal estabelece o exato momento em que os registradores devem capturar os dados e assim, sincroniza as operações do sistema. Contudo, este tipo de circuito pode apresentar uma série de problemas como, por exemplo, grande sensibilidade ao ruído, além de apresentar altos índices de emissão eletromagnética e por conseguinte, afetar outros circuitos vizinhos com este tipo de ruído. Neste contexto, os circuitos assíncronos surgem como uma alternativa extremamente viável e interessante no que diz respeito ao projeto de sistemas intrinsicamente mais robustos ao ruído. Entretanto, o uso de circuitos assíncronos em larga escala é nitidamente limitado pela maior complexidade de projeto e principalmente pela inexistência de ferramentas CAD capazes de darem suporte a todas as fases de desenvolvimento dos mesmos e a necessidade de mudança de paradigmas por parte dos projetistas. Assim, o presente trabalho tem como principal objetivo comparar sistemas síncronos com assíncronos gerados a partir de uma dada técnica de dessincronização de forma a estabelecer a robustez associada a cada um dos circuitos. Esta técnica de dessincronização, desenvolvida em 2004 representa uma grande referência na área de projeto de circuitos assíncronos. Ela é baseada no uxo de projeto de circuitos síncronos e representa uma solução bastante simples, capaz de gerar circuitos assíncronos a partir de descrições síncronas. Além disso, esta técnica pode ser implementada através do uso de ferramentas de CAD convencionais já existentes no mercado. Finalmente, para validar a técnica de dessincronização acima mencionada, foram realizados vários experimentos de injeção de falhas através do uso de interferência eletromagn ética (EMI) irradiada e conduzida de acordo com as normas IEC 62. 132-2 e IEC 61. 004-29. A plataforma de ensaios utilizada foi projetada e desenvolvida pela equipe do Laboratório SiSC (Sistemas, Sinais e Computação) da PUCRS. Sobre esta plataforma, uma placa SMD com seis camadas contendo vários FPGAs e lógica de controle, duas versões distintas do processador (softcore) DLX foram mapeadas em FPGA e o programa aplicativo carregado em memória BRAM. A análise dos resultados obtidos durante os experimentos de injeção de falhas indica que a técnica proposta é capaz de gerar e cientemente circuitos assíncronos e que estes, quando expostos a EMI, são sem dúvida mais robustos do que os circuitos síncronos.

Made available in DSpace on 2013-08-07T18:53:34Z (GMT). No. of bitstreams: 1 000433276-Texto+Completo-0.pdf: 19761233 bytes, checksum: ae3d3981f10d3a7c7e8d6e45d188364c (MD5) Previous issue date: 2011 / Nowadays, electronic systems (System-on-Chip -SoC) are becoming more and morepopular, with reduced costs and high performance. For this reason, it is mandatory that such systems become more reliable and robust than ever. Most of the SOCs currently adopted make use of the asynchronous paradigm, which is based on a global clock signal to synchronize the whole system. However, this architecture presents serious problems related to the electromagnetic compatibility (EMC), namely, high electromagnetic emission level and reduced susceptibility. In this context, asynchronous circuits represent an interesting altemative, capable to solve or at least minimize the above mentioned problems. Such condition is observed because asynchronous circuits tend to become intrinsically more robust to electromagnetic interference. The most important drawback of asynchronous circuits is that designers are not prepared for this change of paradigm as well to the lack of CAD tools to develop this type of circuit. In this scenario, the present work proposes a new methodology to increase the robustness of asynchronous circuits when exposed to electromagnetic interference (EMI). This goal is attained by increasing progressively the delay ofthe controllogic of the handshaking circuits between stages of an asynchronous pipeline circuit. This work concludes by presenting experiments aiming to validate the proposal. In these experiments, conducted electromagnetic interference is applied to the power supply lines of different versions of the circuit adopted as the case-study. Such noise is generated according to the intemational standard IEC 61000-4-29, which defines roles for generating voltage dips, short interruptions and voltage variations on the DC power port of electronic systems and integrated circuits. / Atualmente, sistemas eletrônicos embarcados (System-on-Chip -SoC) são cada vez mais populares, com custos cada vez menores e performance cada vez mais elevada usados em aplicações críticas. Por esta razão, é necessário que estes sistemas sejam extremamente confiáveis e robustos. Observa-se que a grande maioria dos SoCs utilizados atualmente faz uso do paradigma síncrono, o qual se baseia em um sinal de relógio global para sincronizar todo o circuito. Porém, é importante salientar que essa arquitetura apresenta sérios problemas relacionados à compatibilidade eletromagnética(Electromagnetic Compatibility - EMC), tanto no que tange à emissão quanto à susceptibilidade. Neste contexto, circuitos assíncronos representam uma alternativa extremamente viável capaz de aminizar e até mesmo solucionar tais problemas de EMC, pois circuitos assíncronos tendem intrinsecamente a serem mais robustos ao ruído magnético. A grande dificuldade frente ao paradigma assíncrono esta fundamentada ao fato de que projetistas não estão preparados para essa mudança de paradigma bem como uma carência de ferramentas de CAD voltadas para o desenvolvimento deste tipo de circuito no mercado. Assim, esta dissertação de mestrado visa propor uma metodologia de projeto de circuitos assíncronos que correlacione o tipo de ruído eletromagnético existente no meio onde o circuito será operado com a confiabilidade esperada para o mesmo. Basicamente, este objetivo é alcançado através do aumento progressivo dos atrasos da lógica de controle dos circuitos de hamdshaking entre estágios de um circuito pipeline assíncronos. Ao final, este trabalho apresenta resultados de experimentos práticos realizados para validar a metodologia proposta através da injeção de ruído conduzido nas linhas de alimentação (Power Supply Disturbances - PSD) de diferentes versões do circuitos assíncrono adotado como estudo-de-caso. Os experimentos práticos foram realizados de acordo com o Standard internacional IEC 61. 00-4-29, que define parâmetros para a geração de ruído nas linhas de alimentação de circuitos e sistemas eletrônicos integrados.

Controladores assíncronos Modo Burst Estendido (MBE) são importantes no projeto de sistemas digitais heterogêneos. Dois passos importantes na síntese lógica dos controladores MBE são os de minimização e assinalamento de estados. No paradigma assíncrono, estes passos, além de encontrarem o melhor assinalamento de estados, que é importante na redução da área de silício, devem atender aos requisitos de corrida crítica e evitarem hazard lógico na etapa de minimização lógica. Como essas etapas são do tipo NP-completo, a solução proposta pela ferramenta 3D, está limitada a especificações de pequeno e médio porte, no caso a especificação MBE. Neste trabalho, propõe-se uma ferramenta chamada SAGAAs que soluciona essas duas etapas. O método SAGAAs (State Assignment using Genetic Algorithm for Asynchronous circuits) trata essas duas etapas utilizando a técnica de busca e otimização estocástica chamada de Algoritmo Genético (AG). O método SAGAAs, permite a realização de assinalamento de estados para especificações MBE de grande porte e foi aplicado a um conjunto de benchmarks. Quando comparada com a ferramenta 3D, a ferramenta SAGAAs voltada para Máquinas de Huffman com Saída Realimentada (MHSR) apresenta bons resultados: no número de variáveis de estados inseridas houve uma redução de 12,00\%; na área houve uma redução de 15,28\% de produtos e uma redução de 14,73\% de literais; no número de chaveamento das variáveis de estados houve uma redução de 30,38\%. Este trabalho mostra a viabilidade do AG na solução das duas etapas da síntese lógica como também satisfaz as restrições de corrida crítica e hazard lógico. Esta tese também propõe um método para minimização e assinalamento de estados para especificações MBE, que é voltada para Máquinas de Huffman (MH). Este método está incorporado na ferramenta SAGAAs e o autor desconhece a existência de uma ferramenta para a especificação MBE na arquitetura MH.

Controladores baseados em Máquinas de Estados Finitos (MEF) são muito empregadas para projetos de unidades de controle. Porém devido aos requisitos relacionados aos sistemas assíncronos, como necessidade de tratamento de hazards e corridas críticas, sistemas do paradigma síncrono são mais utilizados. Nesta tese, uma metodologia de projeto para controladores com relógio local é proposta. O método de relógio local reduz os requisitos da lógica assíncrona e a viabiliza para síntese em dispositivos lógicos programáveis. Este método é caracterizado pelas maiores vantagens de ambos os paradigmas, síncrono e assíncrono. A principal vantagem de um controlador síncrono é sua robustez contra hazards e corridas, porém seu maior problema é a energia gasta na geração de um sinal de relógio periódico e também energia perdida em bordas não utilizadas. Neste estilo de projeto, uma função de relógio local é gerada, assincronamente, somente quando uma variável de entrada ativar uma mudança de estado. É proposta uma ferramenta de síntese automática, chamada Sicarelo (Síntese Automática de Controladores Assíncronos de Relógio Local), que sintetiza controladores BM (Modo Rajada) e XBM (Modo Rajada Estendido) de forma otimizada. O método apresentado soluciona os conflitos de forma eficiente utilizando Algoritmo Genético, conforme apresentado nesta dissertação.

Made available in DSpace on 2013-08-07T18:42:23Z (GMT). No. of bitstreams: 1 000439051-Texto+Completo-0.pdf: 3612588 bytes, checksum: b521a29595b0b62cb20c6ca3b96c8502 (MD5) Previous issue date: 2012 / As CMOS technology nodes scale dosn, nes problems a rise concerning the design of synchronous circuits and systems. This is due to tight constraints resulting from the use of a single signal to control a shole complex integrated circui t. Moreover, modern chips integrate shole systems that require a large amount of intellectual property cores, each sith specific requirements and design constraints. In this context, asynchronous design techniques present appealing solutions to help designers achieving efficient systems, as each core can be independently implemented and then employ asynchronous communication at the system level. Different sorks available in literature demonstrate that asynchronous circuits are sell suited for los poser, high speed and robust applications. Hose ver, these circuits are very difficult to be implemented, due to the lack of design automation tools and basic components. In this say, experiments sith asynchronous circuits are practica lly limited to full custom approaches. In order to help overcoming such limitations, the Author has been involved sith asynchronous circuits design for five years. This sork presents details o f part of this research sork, including the implementation of five non-synchronous netsork-on-c hip routers, a standard cell library sith over five hundred components for asynchronous circuits and a design flos proposed for such components. / Com o avanço de tecnologias CMOS, novos desafios surgem para o projeto de circuitos e sistemas síncronos. Isso se deve ao fato de que o uso de um único sinal para controlar um circuito integrado complexo resulta em restrições de projeto difíceis de serem atendidas. Além disso, chips atuais integram sistemas inteiros, que necessitam de uma grande quantidade de núcleos de propriedades intelectual, cada um com necessidades e restrições específicas. Neste cenário, técnicas assíncronas de projeto representam soluções interessantes para ajudar projetistas a obter sistemas eficientes, uma vez que cada núcleo de propriedade intelectual pode ser projetado de forma independente e então comunicar-se assincronamente, a nível de sistema. Diversos trabalhos disponíveis na literatura demonstram que circuitos assíncronos são adequados para implementações que necessitem baixo consumo de potência, alto desempenho ou alta robustez. Entretanto, atualmente, é muito difícil de projetar tais circuitos, dada a falta de ferramentas de automação e de bibliotecas de componentes básicos. Dessa forma, o uso de circuitos assíncronos é praticamente limitado a abordagens full-custom. A fim de contribuir para a superação dessa barreira, o Autor está envolvido na pesquisa de circuitos assíncronos há cinco anos. Este trabalho apresenta detalhes de parte dessa pesquisa, incluindo a implementação de cinco roteadores de redes intra-chip não síncronos, uma biblioteca de células com mais de quinhentos componentes assíncronos e um fluxo de projeto proposto para o projeto de tais componentes.

Made available in DSpace on 2016-05-04T12:04:25Z (GMT). No. of bitstreams: 1 000478386-Texto+Completo-0.pdf: 12630678 bytes, checksum: 24f95d03626ea6a376f29220bb4e1177 (MD5) Previous issue date: 2016 / For decades now, the synchronous paradigm has been the major choice of the industry for building integrated circuits. Unfortunately, with the development of semiconductor industry, power budgets got tighter and delay uncertainties increased, making synchronous design a complex task. Some of the reasons behind that are the increase in process variability, the losses in wire performance and the uncertainties in the operating condition of devices. These and other factors significantly impact transistor electrical characteristics, making it more complicated to meet timing closure in synchronous systems and compromising power efficiency. The asynchronous paradigm emerges as an efficient alternative to current design approaches, given its inherent high robustness against delay variations and suitability to low-power and high-performance design. However, while a major segment of the design automation industry was developed to support synchronous design, currently, design automation for asynchronous circuits is limited, to say the least. Furthermore, basic components for semi-custom design approaches, typically available in standard cell libraries were optimized to target synchronous implementations and those necessary to support asynchronous design were also left behind. This Thesis proposes new techniques to optimize asynchronous design, from cell to system level. We start by analyzing and optimizing basic components for asynchronous design and then propose new manners of implementing them at the transistor level. The proposed optimizations and novel components allow better exploring power, delay and area trade-offs, providing a guideline for asynchronous designers. We then explore how to design these components as cells for building a library to support semi-custom design. To that extent, we propose a completely automated flow for designing such libraries.This flow comprises transistors sizing and electrical characterization tools, developed in this Thesis, and a layout generation tool, developed by a fellow research group. We also provide a freely available library, designed with the flow, with hundreds of components that were extensively validated with post-layout simulations. Using this library we devised new templates for designing asynchronous circuits at the system level, exploring an automated synthesis solution and expanding design space exploration. Compared to a similar state-of-the-art solution, our latest template provides almost twice better energy efficiency and comprises an original automated method for technology mapping and synthesis optimizations. The contributions of this Thesis allowed the construction of an infrastructure for building asynchronous designs, paving the way to explore their usage to solve contemporary and future challenges in integrated circuit design. / O paradigma síncrono foi, por décadas, a principal escolha da indústria para o projeto de circuitos integrados. Infelizmente, com o desenvolvimento da indústria de semicondutores, restrições de projeto relativas à potência de um circuito e incertezas de atrasos aumentaram, dificultando o projeto síncrono. Alguns dos motivos para isso são o aumento na variabilidade dos processos de fabricação de dispositivo, as perdas de desempenho relativas em fios e as incertezas temporais causadas por variabilidades nas condições operacionais de dispositivos. Dessa forma, o paradigma assíncrono surge como uma alternativa, devido à sua robustez contra variações temporais e suporte ao projeto de circuitos de alto desepenho e baixo consumo. Entretanto, grande parte da indústria de ferramentas de automação de projeto eletrônico foi desenvolvida visando o projeto de circuitos síncronos e atualmente o suporte a circuitos assíncronos é consideravelmente limitado. Esta Tese propõe novas técnicas de projeto para otimizar circuitos assíncronos, desde o nível de células ao nível de sistema. Começamos analisando e otimizando componentes básicos para o projeto desses circuitos e depois apresentamos novas soluções para implementá-los no nível de transistores. As otimizações propostas permitem uma melhor exploração dos parâmetros desses circuitos, incluindo potência, atraso e área. Em um segundo momento, exploramos o uso desses componentes como células para a geração de uma biblioteca de suporte ao projeto semi-dedicado de circuitos assíncronos.Nesse contexto, propomos um fluxo completamente automatizado para projetar tais bibliotecas. O fluxo compreende ferramentas de dimensionamento de transistores e caracterização elétrica, desenvolvidas nesta Tese, e uma ferramenta de projeto de leiaute, desenvolvida por um grupo de pesquisa parceiro. Esse trabalho também apresenta uma biblioteca aberta, com centenas de componentes validados extensivamente através de simulações pós-leiaute. Além disso, usando essa biblioteca desenvolvemos novos templates para o projeto de circuitos assíncronos no nível de sistema, propondo um fluxo automático para síntese e mapeamento tecnológico. Comparado a uma solução assíncrona no estado da arte, nosso mais novo template apresenta uma eficiência energética quase duas vezes maior. As contribuições desta Tese permitiram a construção de uma infraestrutura para o projeto de circuitos assíncronos, abrindo caminho para a exploração do uso de templates assíncronos para solucionar problemas modernos e futuros no projeto de circuitos integrados.

Made available in DSpace on 2013-08-07T18:43:42Z (GMT). No. of bitstreams: 1 000408676-Texto+Completo-0.pdf: 1863954 bytes, checksum: 7f026fbfa1bbb9480c40be1e092502f8 (MD5) Previous issue date: 2008 / The evolution of deep submicron technologies allows the development of increasingly complex Systems on a Chip. However, this evolution is rendering less viable some well-established design practices. Examples of these are the use of multipoint communication architectures (e. g. busses) and designing fully synchronous systems. In addition, power dissipation is becoming one of the main design concerns due e. g. to the increasing use of mobile products such as PDAs, mobile phones and laptop computers. An alternative to overcome the design practices becoming unviable is adopting Networks on Chip (NoCs) communication architectures supporting globally asynchronous locally synchronous (GALS) system design. This work has as main goal the development of features to support the design of GALS systems in FPGAs devices. The selection of FPGAs as target architecture occurred because several of these commercial devices already contain features supporting the design of GALS systems, such as the availability of multiple independent clock domains. Also, FPGAs are used in many scenarios as an important verification step in the design of complex integrated circuits. This works explores three development axes for enabling GALS design in FPGAs. Each one led to its own set of usable, practical results. First, there is the proposition and design of a macro block library of asynchronous devices for FPGAs. The cells of this library can be used to create compact and efficient non-synchronous modules in FPGAs. Second, after comparing a set of approaches for developing asynchronous interfaces in FPGAs and ASICS, the SCAFFI family of asynchronous interfaces was proposed. SCAFFI allows that modules operating in distinct clock domains interconnect to each other seamlessly. Third, two NoC routers supporting the GALS systems were proposed and validated: Hermes GALS (Hermes-G) and Hermes GALS Low Power (Hermes-GLP). The Hermes-GLP router, besides supporting the development of GALS systems, takes advantage of the GALS design style to reduce power dissipation in the routers. The way to achieve this is to add frequency switching mechanisms to the latter. Some circuits have been employed as case studies to validate the two first development axes, including an RSA cryptography core and combinational and pipeline multipliers. The most relevant strategic contribution of this work is the generation of a basic infrastructure for the design of GALS systems in FPGAs. / Devido à evolução das tecnologias submicrônicas, hoje é possível o desenvolvimento de sistemas cada vez mais complexos dentro de um chip. Entretanto, esta evolução está inviabilizando algumas práticas de projeto tradicionais. O uso de comunicação intrachip multiponto, exemplificada por arquiteturas de barramento, e o desenvolvimento de sistemas completamente síncronos são exemplos destas práticas. Adicionalmente, a dissipação de potência está se tornando uma das principais restrições de projeto devido, por exemplo, ao aumento do uso e relevância de produtos baseados em baterias como PDAs, telefones celulares e computadores portáteis. Uma alternativa para superar estas práticas de projeto que estão perdendo viabilidade é a utilização de redes de comunicação intrachip que dêem suporte ao desenvolvimento de sistemas globalmente assíncronos e localmente síncronos (GALS). Este trabalho tem como principal alvo o desenvolvimento de suporte para o projeto utilizando o paradigma GALS em FPGAs. FPGAs foram selecionados como arquitetura alvo porque dispositivos comerciais atuais já possuem parte da infra-estrutura para dar suporte a sistemas GALS, incluindo múltiplos domínios de relógio em um único dispositivo. Também, FPGAs são dispositivos essenciais na etapa de verificação de projetos complexos que serão mais tarde sintetizados como circuitos integrados dedicados. Ao longo do trabalho, três eixos de viabilização de projeto GALS em FPGAs foram abordados, cada um gerando resultados práticos. Primeiro, foi proposta e desenvolvida uma biblioteca de macro blocos para dar suporte ao projeto de dispositivos assíncronos em FPGAs de forma compacta e eficiente. Segundo, após uma fase de comparação de interfaces assíncronas sugeridas na literatura para FPGAs e ASICs, foi proposta e validada SCAFFI, uma família de interfaces assíncronas para comunicação de módulos síncronos com relógios distintos. Terceiro, dois tipos de roteadores de redes intrachip com suporte para o projeto de sistemas GALS foram propostos e validados: Hermes GALS (Hermes-G) e Hermes GALS Low Power (Hermes-GLP). O roteador Hermes-GLP, além de dar suporte ao desenvolvimento de sistemas GALS, aproveita as características desse estilo de projeto para reduzir a dissipação de potência nos roteadores. Isto se dá através do emprego de mecanismos de chaveamento de freqüência internamente ao roteador. Alguns circuitos foram usados como estudos de caso para validar as duas primeiras estruturas propostas, exemplos sendo um núcleo de criptografia RSA e multiplicadores combinacionais e pipeline. A contribuição mais importante deste trabalho foi a geração de uma infra-estrutura básica para projeto de sistemas GALS em FPGAs.