Orientador: Ivanil Sebastião Bonatti / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica / Made available in DSpace on 2018-07-14T03:54:03Z (GMT). No. of bitstreams: 1 Silva_AlexandreCesarRodriguesda_M.pdf: 7051035 bytes, checksum: 420acf6e1e8c8ba8e687065828a18522 (MD5) Previous issue date: 1989 / Resumo: Este trabalho é relacionado à síntese, à análise e à simplificação de circuitos lógicos. A álgebra booleana e as técnicas de detecção de falhas são apresentadas como introdução ao estudo dos circuitos lógicos. Um algoritmo para cobertura irredundante de funções booleanas é apresentado. Ele é baseado num método originalmente desenvolvido para análise de falhas. Comparações realizadas com. o algoritmo de Quine-McCluskey e com o algoritmo de Caruso mostraram que o método apresentado tem um desempenho melhor que estes dois quanto ao uso de memória. As máquinas seqüenciais foram apresentadas junto com um procedimento para redução de estados e com um programa que sintetiza circuitos lógicos a partir dos diagramas de estados destas máquinas. Uma versão melhorada do programa LÓGICO é apresentada e seu desempenho é ilustrado através dos resultados de seu uso em alguns circuitos lógicos práticos / Abstract: This work deals with some aspects related to synthesis, analysis and simplification of logic circuits. The boolean algebra is introduced through basic axioms, as well as the dalgorithm for fault detection studying logical circuits. For the minimization of boolean functions a procedure that yields a quasi-minimum cover to the functions is presented. It is based on algorithms originally developped for failure diagnosis, as a indispensable mathematical tool for Comparisons are made with an algebraic procedure based on the Quine-McCluskey method and an improved version of Caruso's method. Numerical studies have shown that the presented method performs better than the ones cited above with regard to workspace requirements. The sequential machines are presented along with a reduction and a program that realizes the logic circuits procedure for state from their Mealy's state diagrams. An improved version of the LOGICO program is presented and used in some cases of practical circuits / Mestrado / Mestre em Engenharia Elétrica

Orientador: Rege Romeu Scarabucci / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica / Made available in DSpace on 2018-07-18T13:58:04Z (GMT). No. of bitstreams: 1 Macedo_AleandroSoares_M.pdf: 13418102 bytes, checksum: 51775fc963f07392139034e3debdde87 (MD5) Previous issue date: 1993 / Resumo: Em 1988, o CCITT padronizou um novo método para multiplexação digital. O novo padrão chamado Hierarquia Digital Síncrona (HDS), possibilita maior eficiência no transporte dos sinais nas futuras redes de telecomunicações. O CCITT estabeleceu que os equipamentos HDS são compostos por blocos funcionais bem caracterizados, de tal modo que, pelo agrupamento desses vários blocos funcionais, obtém-se a funcionalidade completa. As funções dos equipamentos HDS são de crosconexão transversal, "add-drop" e de terminação de linha. O que define a função do equipamento é o arranjo e os tipos dos blocos funcionais que o compõem. A proposta do trabalho de tese é o desenvolvimento de modelos de circuitos lógicos para os blocos funcionais HDS. A ferramenta computacional utilizada é a linguagem VHDL que permite projetar circuitos lógicos através de sua descrição comportamental. Utiliza-se esta característica da linguagem para superar a complexidade dos modelos. Uma outra característica da linguagem, o projeto estrutural, permite fazer conexões entre os modelos desenvolvidos para os blocos funcionais e assim constituir modelos para equipamentos HDS. Da mesma forma, conexões entre modelos de equipamentos permitem constituir modelos para redes de equipamentos HDS. Através de um simulador VHDL, os modelos são validados ao nível de rede, ou seja, simula-se uma rede de equipamentos HDS constituídos pelos modelos desenvolvidos para os blocos funcionais HDS / Mestrado / Mestre em Engenharia Elétrica

Material de segunda unidad del curso de Arquitectura de Computadoras.

Orientador: Jose Antonio Siqueira Dias / Tese (doutorado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-07-21T23:41:25Z (GMT). No. of bitstreams: 1 Serran_NivaldoVicencotto_D.pdf: 4785541 bytes, checksum: 38afdd0c1c1ffabfe505a5ab5c393a90 (MD5) Previous issue date: 1996 / Resumo: Na lógica de múltiplos valores (MVL Multiple-Valued Logic), o número de níveis lógicos não está restrito a dois, como na lógica binária. Estas lógicas têm sido usadas para obter melhor aproveitamento da área dos chips, pois embora os componentes possam usar mais área, a quantidade de linhas de interconexão e pads de saída pode ser reduzida. Este trabalho descreve uma nova MVL baseada na Álgebra de Posto Juntamente com a negação cíclica de Post e a conjunção AND, são definidos novos operadores que permitem o desenvolvimento de algorítimos para a síntese e simplificação de funções lógicas. É proposta a implementação eletrônica para esta lógica em 3 níveis. Circuitos da negação de Post e dos novos operadores, são descritos e simulados, operando em modo de corrente. Estes circuitos podem ser interligados formando flip-flops, contadores, conversor D/A e outros circuitos lógicos. Esta lógica ternária, usando tecnologia bipolar em modo de corrente, pode ser útil para a construção de ASICS (circuitos dedicados) com alta velocidade de processamento / Abstract: In Multiple-Valued Logic (MVL), the logicallevels are not restricted to two, as in binary logic. These logics have been used to improve chip area. Although the components can need more area, the quantity of interconection lines and output pads can be reduced. This work describes a new non classical Multiple-Valued Logic(MVL) based on Post algebra. Besides the convencional Post 's cyclic negation and the AND conjunction, this logic algebra defines new operators which allow the development of algorithims for the synthesis and simplification of the logicalfunctions. An electronic implementation of this algebra for a 3-level logic is proposed Electronics gates of Post negation and the new operators were designed and simulated using current mode circuits. These gates can be easily interconnected toform flip-flops, counters, D/A converters and other conventional digital gates in a true 3-level gate logic. ASICS with mixed analogldigital high speed processing can benefit from this current processing ternary logic, which can be easily implemented in bipolar technology / Doutorado / Eletrônica, Microeletrônica e Optoeletrônica / Doutor em Engenharia Elétrica

Orientador : Ivanil Bonatti / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica / Made available in DSpace on 2018-07-17T20:27:38Z (GMT). No. of bitstreams: 1 Madureira_MarcosCesarGarberde_M.pdf: 9711541 bytes, checksum: 6efe30d3fa96703c6c0f688d3c6d8a71 (MD5) Previous issue date: 1987 / Resumo: O barateamento com consequente popularização dos componentes digitais tornou realidade e difundiu a expressão "Projeto Auxiliado por Computador". Assim, a tarefa do engenheiro projetista é hoje cada vez mais eficiente, pois conta com um número crescente de "software" de síntese e análise nas mais variadas atividades técnicas. O projeto de um equipamento digital consiste essencialmente das sequintes etapas; a) Descrição funcional, entrada-saida, do circuito. Em geral isto é feito através de diagramas de tempo, diagramas de estado; b) Partição preliminar do circuito em blocos, com definição das interfaces entre os blocos; c) Descrição formal, entrada/saida, de cada bloco; d) Sintese de cada bloco com minimização das funções Booleanas ; e) Análise de desempenho; f) Reavaliação do projeto com base no seu desempenho, podendo-se retornar ao passo a) ou seguir ao passo g) Implementação final. As etapas c),d),e) são as que mais se prestam a automatização e são nessas áreas justamente que se concentra este trabalho de tese. Foi implementado um pacote de programas que: elabora tabelas de próximo estado para um dado diagrama de estados, minimiza as funções lógicas envolvidas, chegando a circuitos mfnimos e simula circuitos lóqicos com tempos de atraso / Abstract: Not informed. / Mestrado / Telecomunicações e Telemática / Mestre em Ciências

Nesta dissertação realiza-se um estudo dos procedimentos destinados a eliminação de estados redundantes em máquinas de estados finitos incompletamente especificadas. Um algoritmo para realizar a codificação de estados nestas máquinas é proposto. Situações de ocorrências de perigos estático são identificadas. Um sistema destinado ao projeto automático de circuitos sequenciais síncronos é proposto e implementado com uma interface confortável ao usuário onde são integrados os algoritmos para minimização e codificação de estados, geração de equações de excitação dos registradores e minimização lógica.

Controladores baseados em Máquinas de Estados Finitos (MEF) são muito empregadas para projetos de unidades de controle. Porém devido aos requisitos relacionados aos sistemas assíncronos, como necessidade de tratamento de hazards e corridas críticas, sistemas do paradigma síncrono são mais utilizados. Nesta tese, uma metodologia de projeto para controladores com relógio local é proposta. O método de relógio local reduz os requisitos da lógica assíncrona e a viabiliza para síntese em dispositivos lógicos programáveis. Este método é caracterizado pelas maiores vantagens de ambos os paradigmas, síncrono e assíncrono. A principal vantagem de um controlador síncrono é sua robustez contra hazards e corridas, porém seu maior problema é a energia gasta na geração de um sinal de relógio periódico e também energia perdida em bordas não utilizadas. Neste estilo de projeto, uma função de relógio local é gerada, assincronamente, somente quando uma variável de entrada ativar uma mudança de estado. É proposta uma ferramenta de síntese automática, chamada Sicarelo (Síntese Automática de Controladores Assíncronos de Relógio Local), que sintetiza controladores BM (Modo Rajada) e XBM (Modo Rajada Estendido) de forma otimizada. O método apresentado soluciona os conflitos de forma eficiente utilizando Algoritmo Genético, conforme apresentado nesta dissertação.

Submitted by Marco Antônio de Ramos Chagas (mchagas@ufv.br) on 2018-09-06T11:01:54Z No. of bitstreams: 1 texto completo.pdf: 17454685 bytes, checksum: 0026537bd59ed06db369cc7f2536bb54 (MD5) / Made available in DSpace on 2018-09-06T11:01:54Z (GMT). No. of bitstreams: 1 texto completo.pdf: 17454685 bytes, checksum: 0026537bd59ed06db369cc7f2536bb54 (MD5) Previous issue date: 2017-08-02 / QCA possui um grande potencial para a construção das novas gerações de circuitos integrados, oferecendo baixo consumo de energia, escalabilidade e alta frequência de processamento. Entretanto, faltam ferramentas de projeto para automatizar etapas como o posicionamento e roteamento de circuitos. Este trabalho apresenta a primeira heurística no esquema de Clock USE capaz de efetuar o posicionamento e roteamento de circuitos combinacionais em nível de porta lógica, por meio da alocação de células QCA. O esquema de clock USE é vantajoso por ser regular7 escalável e universal. O circuito é mapeado em um grafo direto acíclico e posicionado em uma matriz de células QCA. A heurística proposta busca otimizar a area e gerar resultados de forma automatizada em comparação com outros trabalhos7 onde os projetos são feitos manualmente. Os resultados foram validados com o uso da ferramenta QCADesigner. / QCA has great potential for building new generations of integrated circuits, offering low power consumption, scalability and high processing frequency. However, there is a lack of design tools to automate placement and routing of circuits. This work presents the first heuristic in the Clock USE scheme capable of performing the P&R of combinational circuits at the logic gate level, through the allocation of QCA cells. The USE clock scheme is advantageous because it is regular, scalable, and universal. The circuit is mapped to an acyclic direct graph and positioned in an array of QCA cells. The proposed heuristic seeks to optimize the area and generate results in an automated way compared to other works, where the PR are done manually. The results were validated with the use of the QCADesigner tool.

Orientador: Rege Romeu Scarabucci / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia de Campinas / Made available in DSpace on 2018-07-14T03:38:05Z (GMT). No. of bitstreams: 1 Bonatti_IvanilSebastiao_M.pdf: 2768481 bytes, checksum: b3be8bb99889ed29f2fe905ca9898ed0 (MD5) Previous issue date: 1975 / Resumo: O presente trabalho consta do projeto teórico decodificador D/A não linear para sistema MCP l(Modulação por Codificação de Pulsos) de 8 dígitos para 30 canais telefônicos. Apresenta-se inicialmente a idéia geral do decodificador a ser implementado e o esquema para realizar a curva compressão-expansão através da linearização por parte (13 segmentos), conforme recomendações da C.C.I.T.T. Desenvolve-se o projeto com todos os detalhes de circuito e apresenta-se as suas especificações. Através de simulação digital obtém-se as tolerâncias dos componentes. Finaliza-se este trabalho com a apresentação dos resultados experimentais e uma análise destes / Abstract: Not informed / Mestrado / Mestre em Ciências

Orientador: Carlos I. Z. Mammana / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica / Made available in DSpace on 2018-07-19T21:29:51Z (GMT). No. of bitstreams: 1 Oliveira_ArthurHenriqueCesarde_M.pdf: 7025042 bytes, checksum: 3e759451e891d3cdd003bc9ec441b62d (MD5) Previous issue date: 1990 / Resumo: Este trabalho de Mestrado em Engenharia Elétrica, trata do desenvolvimento de um circuito integrado modular para ser aplicado no projeto para testabilidade de placas eletrônicas digitais. E um CI programável que visa facilitar a implementação de Scan-Test e Self-Test nas placas. Os capítulos 1, 2 e 3 servem de subsídio para o trabalho, conceituando o problema-teste de circuitos 1ógicos, geração de vetores de teste e projeto para testabilidade. No capítulo 4 é apresentado o projeto do Circuito para Teste Integrado de Placas (CTIP), partindo da especificação, simulação, lay-out, até os testes de validação. No capítulo 5 apresentam-se as conclusões e um exemplo de aplicação do CTIP / Abstract: The subject of this Master in Electrical Engineering Thesis is the design of a modular integrated circuit to be used in board design for testability. This IC is programmable and aims to easy implementing PCBoard Scan and Self-Test. Chapters 1, 2 and 3 are subsides for the others, defining the logic circuits testing-problem, test vector generation and design for estability. Chapter 4 presents the design of the Board Testing IC CCTIP), from specification, through simulation, lay-out and testing. Chapter 5 presents conclusions and an application example / Mestrado / Mestre em Engenharia Elétrica