Orientador: Jose Antonio Siqueira Dias / Tese (doutorado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-07-27T14:49:09Z (GMT). No. of bitstreams: 1 Yacoub_MariaNidiaRamosDaoud_D.pdf: 6323274 bytes, checksum: 4bfa23b958a43be4816d51a2d9a3bb6d (MD5) Previous issue date: 2000 / Resumo: Neste trabalho é apresentada uma metodologia de projeto de circuitos ternários para implementação em tecnologia CMOS. O circuito é inicialmente descrito em termos de três variáveis lógicas, em forma de uma tabela contendo as entradas e saídas. As expressões lógicas para cada saída são obtidas através da simplificação da tabela de entrada por um método gráfico similar ao Mapa de Kamaugh usado em circuitos binários convencionais. O projeto dos circuitos comparadores de níveis lógicos, assim como todas as possíveis funções lógicas para uma única entrada, são apresentados juntamente com o resultado de suas simulações SPICE. Projetos de circuitos com memória, incluindo registradores sensíveis à borda e registradores sensíveis ao nível do relógio, assim como um contador ternário assíncrono de três estágios são também descritos. Por último, é apresentado um circuito integrado, projetado e corifeccionado em tecnologia CMOS que implementa várias das funções ternárias descritas neste trabalho / Abstract: In this work we present a methodology for the design of ternary logic circuits to be implemented in a standard CMOS technology. The circuit is initially described in a table form containing the inputs and outputs. The logic expressions for each output are obtained through a graphical simplification, similar to the Kamaugh Map, used for conventional binary circuits. The design of all the logic levei comparators circuits, as well as the design of alllogic functions with one input, are presented together with the results of the their Spice simulation. Finally, we present the design of an integrated circuit manufactured in CMOS technology which includes several ternary functions described in this work / Doutorado / Doutor em Engenharia Elétrica

Orientador: Jose Antonio Siqueira Dias / Tese (doutorado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-07-21T23:41:25Z (GMT). No. of bitstreams: 1 Serran_NivaldoVicencotto_D.pdf: 4785541 bytes, checksum: 38afdd0c1c1ffabfe505a5ab5c393a90 (MD5) Previous issue date: 1996 / Resumo: Na lógica de múltiplos valores (MVL Multiple-Valued Logic), o número de níveis lógicos não está restrito a dois, como na lógica binária. Estas lógicas têm sido usadas para obter melhor aproveitamento da área dos chips, pois embora os componentes possam usar mais área, a quantidade de linhas de interconexão e pads de saída pode ser reduzida. Este trabalho descreve uma nova MVL baseada na Álgebra de Posto Juntamente com a negação cíclica de Post e a conjunção AND, são definidos novos operadores que permitem o desenvolvimento de algorítimos para a síntese e simplificação de funções lógicas. É proposta a implementação eletrônica para esta lógica em 3 níveis. Circuitos da negação de Post e dos novos operadores, são descritos e simulados, operando em modo de corrente. Estes circuitos podem ser interligados formando flip-flops, contadores, conversor D/A e outros circuitos lógicos. Esta lógica ternária, usando tecnologia bipolar em modo de corrente, pode ser útil para a construção de ASICS (circuitos dedicados) com alta velocidade de processamento / Abstract: In Multiple-Valued Logic (MVL), the logicallevels are not restricted to two, as in binary logic. These logics have been used to improve chip area. Although the components can need more area, the quantity of interconection lines and output pads can be reduced. This work describes a new non classical Multiple-Valued Logic(MVL) based on Post algebra. Besides the convencional Post 's cyclic negation and the AND conjunction, this logic algebra defines new operators which allow the development of algorithims for the synthesis and simplification of the logicalfunctions. An electronic implementation of this algebra for a 3-level logic is proposed Electronics gates of Post negation and the new operators were designed and simulated using current mode circuits. These gates can be easily interconnected toform flip-flops, counters, D/A converters and other conventional digital gates in a true 3-level gate logic. ASICS with mixed analogldigital high speed processing can benefit from this current processing ternary logic, which can be easily implemented in bipolar technology / Doutorado / Eletrônica, Microeletrônica e Optoeletrônica / Doutor em Engenharia Elétrica

Orientador: Alberto Martins Jorge / Dissertação (mestrado) - Universidade Estadual de Campinas. Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-07-29T00:45:33Z (GMT). No. of bitstreams: 1 Fregonezi_MarcoAurelioSeluque_M.pdf: 791890 bytes, checksum: 678a421fa90efb72ae07324ecc7f23ee (MD5) Previous issue date: 2001 / Mestrado

Orientador : Marcelo Esteban Coniglio / Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Filosofia e Ciencias Humanas / Made available in DSpace on 2018-07-28T18:03:20Z (GMT). No. of bitstreams: 1 Fernandez_VictorLeandro_M.pdf: 540368 bytes, checksum: 0818913d30776ed86715893fde72c2df (MD5) Previous issue date: 2001 / Mestrado

Orientador : Alberto Martins Jorge / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-07-28T20:10:22Z (GMT). No. of bitstreams: 1 Nascimento_LucianaPradodo_M.pdf: 935950 bytes, checksum: 959b7067849bd2a5756452f1f07dd7ef (MD5) Previous issue date: 2001 / Mestrado

Orientador: Alberto Martins Jorge / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-08-01T07:57:52Z (GMT). No. of bitstreams: 1 BiazonFilho_AlcinoJose_M.pdf: 4380355 bytes, checksum: 6354c6bb7cf99462cb4afbe81c217d0e (MD5) Previous issue date: 2001 / Resumo: Neste trabalho desenvolvemos uma porta universal em lógica temária através da álgebra de Post, utilizando-se dela pudemos desenvolver alguns circuitos conhecidos da lógica binária como Flip-Flops e Somadores. Esses circuitos foram simulados em SPICE e seu Lay-Out desenvolvido utilizando-se ferramentas como Tanner e L YS, para a construção de um circuito Integrado utilizamos uma Foundry que já conhecíamos e que possuía uma grande confiabilidade que foi a AMS CYE em 0.8 um. Para os testes dos circuitos construídos utilizamos as instalações do Laboratório de Medidas (DEMICIUNICAMP) com seus equipamentos ligados via GPIB e desenvolvemos instrumentos virtuais (Y.I.) via Labview que pudessem controlar esses equipamentos e gerar alguns sinais necessários para a obtenção destas medidas. Comprovamos durante os testes a viabilidade das portas Topo (deslocador temário), Alfatopo (mínimo entre duas variáveis temárias, deslocada de um nível lógico) e do flip-flop (com o funcionamento idêntico ao tradicional tipo D) temário / Abstract: In this work we developed a universal gate in temary logic through Post algebra; using this gate we could develop some well known circuits from binary logic like Flip-Flops and Adders. These circuits were simulated using Spice and the Lay-Out was developed using tools like Tanner and L YS; to construct the integrated circuit we use a foundry that we already knew as reliable, that was the AMS CYE, in 0.8 um. To test the circuits we used the facilities ofthe Measurement Laboratory (DEMICIUNICAMP) and the equipment's were Jinked via GPIB; we developed virtual instrumentation (Y.I.) using Labview to control these equipment's and generate some necessary signals to obtain the final results. We proved during this tests the viability of the gates Topo (Temary shifter), Alfatopo (minimum among two temary variables, shifted in one logic leveI) and Flip-flop (identical oftraditional type D) temary / Mestrado / Eletrônica e Microeletrônica / Mestre em Engenharia Elétrica

Orientador: Alberto Martins Jorge / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-08-07T17:31:45Z (GMT). No. of bitstreams: 1 Bertone_OsvaldoHugo_M.pdf: 1638189 bytes, checksum: de96158c2363994f79a61d1d7ce1e9aa (MD5) Previous issue date: 2005 / Resumo: Neste trabalho é proposto um Registrador Cíclico para circuitos MVL (Multi-valued Logic) utilizando transistores NMOS e PMOS para uma configuração de quatro níveis lógicos. Este circuito usa certas características secundárias (normalmente indesejadas) dos transistores MOS. Uma particularidade deste registrador são os níveis lógicos auto-definidos com uma alta precisão. Isto permite incrementar a Lógica para mais valores, não estando limitada somente a Lógica Ternária ou Quaternária (as mais usadas em circuitos MVLs), seu uso pode ser estendido para Decimal, Hexadecimal ou mais. O Registrador Cíclico proposto, alem de armazenar um dado multi-valor com um nível de tensão preciso, ainda, fornece a saída com qualquer possível deslocamento lógico sem degradação da precisão. Este registrador permitirá o desenvolvimento de circuitos lógicos como contadores, toggle switches, shift registers, flip-flops em vários níveis, deslocamentos de valores (negação de Post), conversores D/A e A/D, etc¿ Algumas vantagens que este circuito oferece é sua alta resposta em freqüência e sua pouca dependência dos parâmetros do transistor, alcançando uma robustez comparável com os circuitos binários. Como uma aplicação deste registrador proposto é apresentado um Multiplicador Quaternário e comparado com um Multiplicador Binário utilizando a mesma tecnologia. Neste texto serão desenvolvidos os circuitos e simulados no OrCad (PSpice [01]) utilizando um modelo de transistor NMOS e outro PMOS fornecidos pela foundry AMS (Austria Micro Systems) descritos no Apêndice I. O Registrador Cíclico para circuitos MVL foi apresentado pelo autor no Congresso SUCESU 2005 no dia 31 de março de 2005 em Belo Horizonte, MG, Brasil / Abstract: The Cyclical Register for MVL circuits (Multi-valued Logic) proposed is composed by NMOS and PMOS Transistors. This circuit uses the advantage of certain secondary characteristics (normally undesirable) of the MOS transistors. One peculiarity of this register is that the logical levels are defined by itself with a very high precision ; this, permits to increase the logic to many values. Since it is not limited to ternary or quaternary logic (more used MVLs), its use can be extended to decimal, hexadecimal and others. The proposed cyclical register, besides storing the multi-value data with precise voltage level, still, supplies the output with any possible logical shift without the degradation of precision. This register will allow the development of logical circuits as counter, toggle switch, shift register, flip-flop in several levels, shift of value, D/A and A/D converter, etc¿ Some advantages that this circuit offers is its high frequency response and its minor dependency of the parameter of the transistors, providing a robustness comparable to the current binary circuits. As an application of this proposed Register a Quaternary Multiplier is presented and compared with the Binary Multiplier with the same technology. On this paper the circuits will be developed and simulated in the OrCad (Pspice [01]), using the transistors models NMOS and PMOS supplied by foundry AMS (Austria Micro Systems) detailed in the Appendix I. The Cyclical Register for MVL circuits was presented by the author in the Congress SUCESU 2005 in March 31st, 2005 in Belo Horizonte, MG, Brazil / Mestrado / Microeletronica / Mestre em Engenharia Elétrica

Orientador: Marcelo Esteban Coniglio / Tese (doutorado) - Universidade Estadual de Campinas, Instituto de Filosofia e Ciencias Humanas / Made available in DSpace on 2018-08-04T20:57:48Z (GMT). No. of bitstreams: 1 Fernandez_VictorLeandro_D.pdf: 6531217 bytes, checksum: 2a972c9e9fa860af8f9cc57b3e1bb73d (MD5) Previous issue date: 2005 / Resumo: Neste trabalho investigamos com um enfoque abstrato um processo de combinações de lógicas conhecido como Fibrilação de lógicas. Em particular estudamos a transferência, mediante fibrilação, de certas propriedades intrínsecas às lógicas proposicionais. As noções mencionadas são as de protoalgebrizabilidade, equivalencialidade e algebrizabilidade. Ditas noções fazem parte da "Hierarquia de Leibniz" , conceito fundamental da chamada Lógica Algébrica Abstrata. Tal hierarquia classifica as diferentes lógicas segundo o seu grau de algebrizabilidade. Assim, nesta tese estudaremos se, quando duas lógicas possuem alguma dessas propriedades, a fibrilação delas possui também tal característica. Com o objetivo de diferençar os diferentes modos de fibrilação existentes na literatura, analisamos duas maneiras de fibrilar lógicas: Fibrilação categorial (ou C-fibrilação) e Fibrilação no sentido de D. Gabbay (G-fibrilação). Também estudamos uma variante da Gfibrilação de lógicas conhecida como Fusão de lógicas. Assim, damos diferentes condições que devem valer para que a C-fibrilação de uma lógica protoalgébrica seja também protoalgébrica, e procedemos de forma similar com as outras propriedades que constituem a Hierarquia de Leibniz. No caso da G-fibrilação e da fusão de lógicas chegamos a diversos resultados análogos aos anteriores, os quais permitem ter uma visão geral da relação entre Lógica Algébrica Abstrata e as Combinações de lógicas / Abstract: ln this thesis we investigate, with an abstract approach, a process of combinations of logics known as fibring of logics. ln particular we study the transference by fibring of certain properties, intrinsic to propositionallogics: protoalgebricity, equivalenciality and algebraizability. The notions above belong to the "Leibniz Hierarchy", a fundamental concept of the so-called Abstract Algebraic Logic. Such hierarchy classifies the logics according to its algebraizability degree. So, in this thesis we will study whether, given two logics having some of these properties, the fibring of them still has that property. With the aim of distinguishing the different techniques of fibring existing in the literature, we analyze two methods of fibring logics: Categorial Fibring (or C-fibring) and Fibring in D. Gabbay's sense (G-fibring). We also study a variant of G-fibring known as fusion of logics. So, we give different conditions that must hold in order to obtain a protoalgebraic logic by means of C-fibring of protoalgebric logics. We proceed in a similar way with the other properties that constitutes the Leibniz Hierarchy. With respect to G-fibring and fusion, we arrive to similar results which allow us to get an overview of the relation between Abstract AIgebraic Logic and the subject of combinations of logics / Doutorado / Doutor em Filosofia

Orientador: Alberto Martins Jorge / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-08-09T08:44:01Z (GMT). No. of bitstreams: 1 MingotoJunior_CarlosRoberto_M.pdf: 657421 bytes, checksum: dc6ef4bc58fb70a90293781871a969c6 (MD5) Previous issue date: 2005 / Resumo: Os circuitos quaternários são uma alternativa para o processamento das informações, que, atualmente, acontece de forma binária. Ainda em fase de definições, a lógica multivalores mostra-se como um campo de pesquisas que pode auxiliar a busca pelo incremento de desempenho e redução de área de ocupação dos transistores de um circuito integrado. A lógica multi-valores utilizando-se de quatro dígitos na representação das informações é a lógica quaternária. Neste trabalho são propostos alguns blocos básicos de circuitos eletrônicos quaternários que, progressivamente, são aglutinados formando blocos mais complexos para finalmente construir-se um circuito meio-somador, um somador completo e um multiplicador quaternários. As montagens são feitas e testadas em simulador de circuitos eletrônicos e operam em modo corrente com transistores bipolares NPN e PNP / Abstract: The quaternary circuits are an alternative to data processing that, nowadays, occurs in a binary way. Still in a definition stage, the multiple-valued logic seems to be a research area to aid the increase of performance and reduction of area of the transistors inside an integrated circuit. The multiple-valued logic using four digits to represent the data is called quaternary logic. In this work are proposed some basic blocks of electronic quaternary circuit which are progressively joined to become more complex blocks and finally a half-adder, a full adder and a multiplier. The configurations are done and evaluated in a circuit simulator operating in a current-mode with bipolar NPN and PNP transistors / Mestrado / Eletrônica, Microeletrônica e Optoeletrônica / Mestre em Engenharia Elétrica

Orientador: Walter Alexandre Carnielli / Tese (doutorado) - Universidade Estadual de Campinas, Instituto de Filosofia e Ciências Humanas / Made available in DSpace on 2018-08-23T18:22:31Z (GMT). No. of bitstreams: 1 Matulovic_Mariana_D.pdf: 1191409 bytes, checksum: 5228f60f9fdb9f3a9df31d448de09ca2 (MD5) Previous issue date: 2013 / Resumo: O presente trabalho tem por objetivo explorar, em diversas vertentes, o caráter universal de uma ferramenta poderosa de prova, apta a ser utilizada em lógicas clássicas e não clássicas, em particular em lógicas multivaloradas proposicionais (determinísticas e não-determinísticas), em lógicas paraconsistentes, em lógicas modais e na Lógica de Primeira Ordem. Trata-se do Método de Prova de Anéis de Polinômios, que também pode, em princípio, ser visto do ponto de vista da semântica algébrica, desenvolvido inicialmente em (Carnielli 2005b). O método traduz fórmulas de uma lógica específica em polinômios (em geral finitos, mas podendo ser infinitos) com coeficientes em corpos finitos, e transforma o problema de se encontrar demonstrações no correlato algébrico da busca de soluções de sistemas de equações polinomiais. Esta universalidade do método possibilita a abertura de diversas linhas de pesquisa, sendo a questão da verofuncionalidade e suas generalizações uma delas. Outras linhas de pesquisa são: possibilidades de se investigar enfoques alternativos da complexidade computacional, prova automática de teoremas, métodos heurísticos em lógica e correlações entre álgebra e lógica. Este trabalho analisa e compara sistemas de anéis de polinômios para sistemas com verofuncionalidade generalizada, como no caso das semânticas não-determinísticas, e ainda em sistemas onde a verofuncionalidade é perdida, tais como em sistemas multivalorados reduzidos a bivalorados através da conhecida redução de Suszko. O método de anéis de polinômios, além de poderoso e elegante em sua aparente simplicidade, constitui ainda um ótimo instrumento pedagógico. Em relação á lógica clássica, definimos um anel de polinômios para a Lógica de Primeira Ordem, fundamentado em um novo domínio que opera com somas e produtos infinitos, o qual se denomina domínio de séries generalizadas fechado por produtos. Finalmente, procuramos avaliar todas as potencialidades do método, principalmente no aspecto inerente á questão de se poder pensar em uma característica unificadora na medida que utiliza o mesmo viés matemático para traduzir diferentes sistemas lógicos em variedades algébricas similares. Além disso, analisamos as interrelações do método com respeito a lógica algébrica (ou álgebra da lógica), e avaliamos suas perspectivas / Abstract: This investigation aims to explore, in various aspects, the universal character of a powerful proof method, able to be used in classical and non-classical logics, in particular in propositional many-valued logics (deterministic and non- deterministic) in paraconsistent logics, in modal logics and in First Order Logic. This is the Method of Polynomial Rings, which can also be considered as an algebraic semantics, initially developed in (Carnielli 2005b). The method translates logical formulas into specific polynomials (usually finite, but sometimes infinite) with coefficients infinite fields, and transforms the problem of finding proofs in the search for solutions of systems of polynomial equations. This universality of the method enables the opening of several research lines, in particular the issue of truth-functionality and its generalizations. Other lines of research are: the possibilities of investigating alternative approaches of computational complexity, automatic theorem proving, heuristic methods in logic and correlations between algebra and logic. This study compares and analyzes the polynomial ring systems for systems with generalized truth-functionality, as in the case of non- deterministic semantic and even in systems where truth-functionality is lost, such as those many-valued systems reduced to bivalued by means of the so-called Suszko reduction. The method of polynomial rings, besides being a powerful and elegant apparatus in its apparent simplicity, is still a great teaching tool. Regarding classical logic, we define the polynomial ring for First Order Logic , based on a new domain that operates on sums and infinite products, called domain of generalized series closed under products. Finally, we evaluate the full potential of the method, especially in what concerns the question of obtaining a unifying feature that uses the same mathematical basis to translate different logical systems on similar algebraic varieties. Furthermore, we address the connections of the method with respect to algebraic logic (algebra of logic), and evaluate their perspectives / Doutorado / Filosofia / Doutora em Filosofia