Made available in DSpace on 2013-08-07T18:42:24Z (GMT). No. of bitstreams: 1 000424524-Texto+Completo-0.pdf: 1961872 bytes, checksum: 05389810cf9264c18fc855018d938536 (MD5) Previous issue date: 2010 / The growing number of applications running on emerging MPSoCs can be characterized by their high demand of computation and communication in different parts of the chip. The processing elements that execute these applications bring a dynamic and unpredictable nature to the on-chip traffic, due to the variability on data injection rates that they can generate. Networks on chip (NoCs) are the communication infrastructure to be used in such systems, due to their performance, reliability and scalability. To deal with the dynamic behavior of the application traffic, several methods are proposed at the system level (at runtime) and at the architecture level (at design time). The subject of this Thesis is the use of techniques for adaptability in NoCs at both system and architecture levels: buffer sizing and adaptive routing. The first technique introduces a decoupling buffer (D-buffer) on the target IP. This buffer receives data from the NoC with jitter, while the target IP consumes data from this buffer at the application rate, without jitter. Two problems must be solved to implement D-buffers: (i) which size must the buffer have? (ii) how much time should pass before data consumption starts (threshold)? A general method to define D-buffer size and threshold, considering the influence of packaging, arbitration, routing and concurrency between flows is presented. The second technique is an adaptive routing algorithm for NoCs, where the path between source and target IPs may be modified due to congestion events. The major part of the state of art proposals have a limited view of congestion, since each NoC router takes decisions based on the status of a few neighbors. Such local decisions may route packets to other congested regions, making the algorithm inefficient. This work presents a new method where congestion analysis considers information of all routers in the source-to-target path. This method relies on a protocol for QoS session establishment, followed by distributed monitoring and re-route to noncongested regions. Experimental results demonstrate the impact on multimedia flows with fixed and variable packet sizes (from real traffic traces) in the buffer sizing, and the percentage of deadline violations as a function of the D-buffer size. In terms of adaptive routing, the obtained results present the influence of different levels of traffic locality on packets latency, NoC occupation and adaptive routing reactivity to congestion events. / O crescente número de aplicações executando em MPSoCs emergentes pode ser caracterizado pela sua alta demanda de computação e comunicação nas diferentes parte do chip. Os elementos de processamento que executam estas aplicações trazem uma natureza dinâmica e imprevisível para o tráfego em chip, devido à variabilidade nas taxas de injeção de dados que eles podem gerar. As redes em chip (NoC – do inglês Network-on-Chip) são as estruturas de comunicação a serem utilizadas em tais sistemas, devido ao seu desempenho, confiabilidade e escalabilidade. Para lidar com o comportamento dinâmico do tráfego de aplicações, vários métodos de adaptação são propostos em nível de sistema (em tempo de execução) e em nível de arquitetura (em tempo de projeto). Esta Tese aborda o uso de técnicas de adaptação em NoCs em nível de sistema e de arquitetura: dimensionamento de buffer e roteamento adaptativo. A primeira técnica introduz um buffer de desacoplamento (D-buffer) no IP destino. Este buffer recebe dados da NoC com jitter, enquanto que o IP destino consome dados deste buffer na taxa da aplicação, sem jitter. Dois problemas devem ser resolvidos para a implementação de D-buffers: (i) qual tamanho este buffer deve possuir? (ii) quanto tempo deve ser esperado antes do início do consumo de dados (threshold)? Propõe-se aqui um método geral para definir o tamanho e threshold de D-buffers, considerando a influência do empacotamento, arbitragem, roteamento e concorrência entre fluxos. A segunda técnica é um algoritmo de roteamento adaptativo para NoCs, onde o caminho entre o IPs origem e destino pode ser modificado devido a eventos de congestionamento. A maior parte das propostas do estado da arte possui uma visão limitada de congestionamento, considerando que cada roteador da NoC toma decisões baseado no estado de seus vizinhos. Esta decisão local pode rotear pacotes a outras regiões congestionadas, o que pode tornar o algoritmo ineficiente. Este trabalho apresenta um novo método onde a análise de congestionamento considera informações de todos os roteadores no caminho entre a origem e destino. Este método é composto por um protocolo para estabelecimento de sessões QoS, seguido de monitoração distribuída e re-roteamento para regiões não congestionadas. Resultados experimentais demonstram o impacto de fluxos multimídia com tamanhos de pacotes fixo e variável (a partir de traces reais de tráfego) no dimensionamento de buffers, e o percentual de violações de prazos em função do tamanho do D-buffer. Em termos de roteamento adaptativo, os resultados obtidos apresentam a influência de diferentes níveis de localidade de tráfego na latência de pacotes, ocupação da NoC e reatividade do roteamento adaptativo a eventos de congestionamento.

Made available in DSpace on 2013-08-23T20:29:50Z (GMT). No. of bitstreams: 1 000450147-Texto+Completo-0.pdf: 941359 bytes, checksum: 550ab68c8a8b3e673e09b73466dd3a4b (MD5) Previous issue date: 2010 / MPSoCs (Multi-Processor Systems-on-Chip) are complex architectures. As a consequence, verify the system and assure quality of service constraints become complex tasks. Therefore, the research on mechanisms for verifying the system operation is necessary. These mechanisms aim at capturing data about the system status at each moment. This data is captured through the addition of monitors to the architecture. This work presents the implementation of a monitoring infrastructure for NoC-based MPSoCs. The monitoring is captured through traffic monitors added to the NoC (Network-on-Chip). The monitoring infrastructure is integrated to the microkernel of the MPSoC manager processor. Results show that the monitors do not interfere with the NoC global performance and that is possible to obtain the throughput of the flows in the network through the data collected by the monitors. The integration of the monitoring infrastructure to the MPSoC is validated based on matrices added to the microkernel of the manager processor. These matrices store the monitoring values of each NoC router channel. / MPSoCs (Multi-Processor Systems-on-Chip) são arquiteturas bastante complexas e, por consequência, a verificação do correto funcionamento do sistema bem como a garantia da qualidade de serviço são ações que se tornam cada vez mais difíceis de serem realizadas. Assim sendo, é importante a pesquisa de mecanismos para a verificação da operação do sistema como um todo que visem a captura de informações sobre seu estado a cada instante, obtidas através de monitores adequadamente adicionados à arquitetura. Este trabalho apresenta o desenvolvimento de uma infra-estrutura de monitoramento para MPSoCs baseados em NoC (Network-on-Chip), sendo realizado através de monitores de tráfego adicionados à NoC. A estrutura de monitoramento é integrada ao microkernel do processador que controla o MPSoC. Os resultados demonstram que os monitores não interferem no desempenho global da NoC e que é possível calcular a taxa de recepção de pacotes na rede através das informações coletadas pelos monitores. A integração da estrutura de monitoramento ao MPSoC é validada a partir de matrizes inseridas no microkernel do processador de controle, que armazenam os valores de monitoramento dos canais de cada roteador da NoC.

Made available in DSpace on 2013-08-07T18:42:22Z (GMT). No. of bitstreams: 1 000426062-Texto+Completo-0.pdf: 4398366 bytes, checksum: a7895c5830e8843972ffac29c4084ef7 (MD5) Previous issue date: 2010 / The constant evolution of market needs requires the availability of computing systems with ever- growing performance. Increases in operating frequencies and instruction level parallelism in microprocessors are not alone sufficient anymore to guarantee performance scaling for such systems. A way to achieve scaling performance has been the adoption of Multiprocessor Systems on a Chip (MPSoCs), which allow distributing application computation costs along a set of processing elements in the MPSoC. The increase in the number of MPSoC processing elements as technology advances into the deep submicron domain is a clear trend. To interconnect such elements it is necessary to employ more efficient communication infrastructures in what concerns electrical characteristics, facility of adoption by designers and performance. Networks on Chip (NoCs) or on chip networks are a clear trend in this sense. In the same way computation performance is expected to increase, so is the performance of communication among processing elements in future MPSoCs. Obviously, NoCs may still suffer from congestion, which degrades the communication quality due, for example, to the increase of latency while delivering messages. The use of adaptive routing algorithms in NoCs allows altogether to solve or at least to alleviate congestion scenarios, but adaptation decisions usually employ only the instantaneous state of the communication network and are based on local information. The problem with this kind of approach is the unpredictability of latency in delivering network packets since the path followed by each packet depends on the state of the network and on the rules adopted by the routing algorithm as well. Additionally, deviations from a route considered congested can take packets to regions with even higher traffic. This thesis proposes two communication infrastructures that allow an improved degree of predictability and are thus more useful to fulfill application communication requirements. Both infrastructures employ source routing strategies. The first, called Hermes-SR NoC, explores the mapping of communication routes at design time. Initial results demonstrate this infrastructure displays gains when compared to the Hermes NoC, a network without congestion solving mechanisms, which uses an XY deterministic routing algorithm. The second infrastructure, called MoNoC (Monitored NoC), explores resources that enable dynamic route adaptation to take place. These resources include special network interfaces, monitors e network probes. Experimental results achieved with MoNoC showed significant reductions for application latency. In both cases, the adoption of adaptive routing algorithms as a base to compute routes enables to turn traffic away from congestion points in the network, which naturally increases latency and packet delivery predictability. / A constante evolução das necessidades de mercado exige que sejam disponibilizados sistemas computacionais com poder de processamento cada vez maior. O aumento da frequência de operação e o paralelismo de instruções em microprocessadores não são mais suficientes para garantir a melhora do desempenho destes sistemas. Uma forma de garantir tal aumento no poder de processamento é o desenvolvimento de sistemas multiprocessados em um único chip (MPSoC), o que permite dividir os custos de computação de aplicações pelos elementos de processamento que o formam. É tendência que o número de elementos de processamento que compõe um MPSoC cresça com o avanço em direção a tecnologias submicrônicas. Para interconectar tais elementos de processamento são necessárias infraestruturas de comunicação mais eficientes do ponto de vista de características elétricas, facilidade de adoção em projetos e desempenho. Redes em chip (do inglês, Networks on Chip ou NoCs) são vistas como uma tendência neste processo. Assim como o aumento do desempenho da computação prevê-se também o aumento do desempenho da comunicação entre os elementos de processamento. Obviamente, NoCs podem sofrer com fenômenos de congestionamento, que degradam a qualidade das comunicações devido, por exemplo, ao aumento da latência de entrega de mensagens. O uso de algoritmos adaptativos em NoCs permite reduzir o congestionamento, mas decisões de adaptação são normalmente baseadas no estado instantâneo da rede e apenas no uso de informação local. O problema deste tipo de abordagem é a imprevisibilidade da latência de entrega de pacotes, visto que a rota a ser utilizada por um pacote depende do estado da rede e da regra adotada pelo algoritmo de roteamento. Adicionalmente, o desvio de uma rota considerada congestionada pode levar a outras com concentração de tráfego ainda maior.O presente trabalho propõe duas infraestruturas de comunicação que permitem maior previsibilidade, sendo assim úteis para melhor atender requisitos de comunicação de aplicações. Ambas as infraestruturas propostas empregam roteamento na origem. A primeira, denominada NoC Hermes- SR explora o mapeamento de rotas de comunicação realizado em tempo de projeto. Resultados iniciais mostram um ganho desta infraestrutura de comunicação quando comparada à NoC Hermes com roteamento determinístico XY, uma NoC sem mecanismos para reduzir congestionamentos. Na segunda infraestrutura de comunicação, chamada MoNoC (de NoC Monitorada), exploram-se recursos que contribuem para permitir adaptação de rotas, tais como interfaces de rede, monitores e sondas de rede. Resultados capturados para tal infraestrutura apresentaram reduções significativas de latência de aplicação. Em ambos os casos, a adoção de algoritmos de roteamento adaptativos quando utilizados como base para a definição de rotas permite contornar caminhos congestionados na rede aumentando a previsibilidade de latência de entrega de pacotes.

Made available in DSpace on 2013-08-07T18:42:23Z (GMT). No. of bitstreams: 1 000439051-Texto+Completo-0.pdf: 3612588 bytes, checksum: b521a29595b0b62cb20c6ca3b96c8502 (MD5) Previous issue date: 2012 / As CMOS technology nodes scale dosn, nes problems a rise concerning the design of synchronous circuits and systems. This is due to tight constraints resulting from the use of a single signal to control a shole complex integrated circui t. Moreover, modern chips integrate shole systems that require a large amount of intellectual property cores, each sith specific requirements and design constraints. In this context, asynchronous design techniques present appealing solutions to help designers achieving efficient systems, as each core can be independently implemented and then employ asynchronous communication at the system level. Different sorks available in literature demonstrate that asynchronous circuits are sell suited for los poser, high speed and robust applications. Hose ver, these circuits are very difficult to be implemented, due to the lack of design automation tools and basic components. In this say, experiments sith asynchronous circuits are practica lly limited to full custom approaches. In order to help overcoming such limitations, the Author has been involved sith asynchronous circuits design for five years. This sork presents details o f part of this research sork, including the implementation of five non-synchronous netsork-on-c hip routers, a standard cell library sith over five hundred components for asynchronous circuits and a design flos proposed for such components. / Com o avanço de tecnologias CMOS, novos desafios surgem para o projeto de circuitos e sistemas síncronos. Isso se deve ao fato de que o uso de um único sinal para controlar um circuito integrado complexo resulta em restrições de projeto difíceis de serem atendidas. Além disso, chips atuais integram sistemas inteiros, que necessitam de uma grande quantidade de núcleos de propriedades intelectual, cada um com necessidades e restrições específicas. Neste cenário, técnicas assíncronas de projeto representam soluções interessantes para ajudar projetistas a obter sistemas eficientes, uma vez que cada núcleo de propriedade intelectual pode ser projetado de forma independente e então comunicar-se assincronamente, a nível de sistema. Diversos trabalhos disponíveis na literatura demonstram que circuitos assíncronos são adequados para implementações que necessitem baixo consumo de potência, alto desempenho ou alta robustez. Entretanto, atualmente, é muito difícil de projetar tais circuitos, dada a falta de ferramentas de automação e de bibliotecas de componentes básicos. Dessa forma, o uso de circuitos assíncronos é praticamente limitado a abordagens full-custom. A fim de contribuir para a superação dessa barreira, o Autor está envolvido na pesquisa de circuitos assíncronos há cinco anos. Este trabalho apresenta detalhes de parte dessa pesquisa, incluindo a implementação de cinco roteadores de redes intra-chip não síncronos, uma biblioteca de células com mais de quinhentos componentes assíncronos e um fluxo de projeto proposto para o projeto de tais componentes.

Made available in DSpace on 2013-08-07T18:43:13Z (GMT). No. of bitstreams: 1 000421786-Texto+Completo-0.pdf: 6104492 bytes, checksum: 1d8dad6aa25fe5104f08a43d444e3017 (MD5) Previous issue date: 2009 / The current state of electronic circuit design and fabrication processes enables the integration of more than a billion devices in a single integrated circuit. A state of the art integrated circuit is a complex component formed by several complex modules known as intellectual property cores. Modern integrated circuits contain dozens or hundreds of such cores interconnected. The interconnection of cores is growingly performed through complex communication structures. One way to organize such interconnect architectures is to build them in the form of an intrachip network. The use of totally or partially regular communication structures improves scalability and the degree of communication parallelism in complex integrated circuits. One of the most important characteristic of intrachip networks is its topology. This work approaches the verification and prototyping of the Hermes-TB intrachip network. This network employs a regular, bidirectional 2D torus topology as a means to reach low latency and high throughput communication at a reasonable hardware cost. The Hermes-TB design verification was achieved through the use of timing simulation of the original design, since the original proposal of the network employed only functional simulation as design validation method. Prototyping of Hermes-TB, on the other hand, was conducted on an FPGA-based platform, and served to validate the network design in hardware for the first time. At the end of this work, it was then possible to confirm the viability to use the Hermes-TB intrachip network in real circuits. / O avanço tecnológico atual do processo de construção de circuitos eletrônicos possibilita a integração de mais de um bilhão de componentes em um único circuito integrado. Um circuito integrado no estado da arte é um componente complexo constituído por numerosos módulos complexos conhecidos como núcleos de propriedade intelectual. Circuitos integrados modernos contêm dezenas ou centenas de núcleos interconectados. Cada vez mais a interconexão de núcleos se faz através de estruturas de comunicação complexas. Uma forma de organizar estas arquiteturas é construí-las sob a forma de uma rede intrachip. O uso de estruturas de comunicação total ou parcialmente regulares tende a aumentar a escalabilidade e o grau de paralelismo da comunicação em sistemas integrados complexos. Uma das características mais importantes de uma rede intrachip é a sua topologia. Este trabalho aborda a verificação e a prototipação da rede intrachip Hermes-TB. Esta rede emprega topologia do tipo toro 2D bidirecional como forma de alcançar baixa latência e alta vazão a um custo de hardware reduzido. A verificação do projeto da Hermes-TB foi obtida aqui através da execução da simulação com atrasos do projeto original, pois a proposta inicial da rede realizou a validação do projeto apenas através de simulação funcional. Por outro lado a prototipação, aqui realizada sobre plataformas baseadas em FPGAs (do inglês, Field Programmable Gate Arrays) validou o projeto pela primeira vez em hardware. Ao final deste trabalho pôde-se então confirmar a viabilidade de uso da rede intrachip Hermes-TB em circuitos reais.

Made available in DSpace on 2013-08-07T18:43:27Z (GMT). No. of bitstreams: 1 000406062-Texto+Completo-0.pdf: 2385085 bytes, checksum: 62d70d388418da7e6c2bcbc8ef6285b8 (MD5) Previous issue date: 2008 / Performance gains provided by multiprocessor architectures are not only related to the computational power of the several processing elements. The interconnection architecture, responsible by the communication among the several processing elements, has an important contribution in the overall performance. NoCs can be seen as the main interconnection architecture responsible by the future of the multiprocessed technologies, which are rapidly prevailing in SoCs. A considerable number of NoC designs are available, focusing on different aspects of this type of communication infrastructure. Example of relevant aspects considered during NoC design are quality-of-service achievement, the choice of synchronization method to employ between routers, latency reduction, power consumption reduction and application modules mapping. This work proposes several mechanisms to optimize NoC performance, contributing for them to become the prevalent interconnection architecture in modern multiprocessed SoCs. The proposed mechanisms include different aspects of performance optimization like latency, throughput, contention and total time to transmit sets of packets. The conducted evaluations show performance gains in all proposed mechanisms, demonstrating their efficiency. / Os ganhos de desempenho proporcionados pelas arquiteturas paralelas não estão relacionados somente ao poder computacional dos vários elementos de processamento. A arquitetura de interconexão, responsável pela intercomunicação dos elementos de processamento, tem um papel relevante no desempenho geral do sistema. Redes intra-chip (NoCs) podem ser vistas como a principal arquitetura de interconexão responsável pelo futuro das tecnologias multiprocessadas, as quais estão rapidamente prevalecendo em SoCs. Atualmente, existem inúmeros projetos de NoCs disponíveis, os quais focam diferentes aspectos desse tipo de arquitetura de interconexão. Alguns aspectos relevantes considerados durante o projeto de NoCs são a capacidade de atingir QoS (Quality-of-Service), a redução de latência, a redução do consumo de energia e o mapeamento de aplicações. Este trabalho propõem diversos mecanismos para otimizar o desempenho das NoCs, contribuindo para que elas tornem-se a arquitetura de interconexão prevalente em SoCs multiprocessados modernos. Os mecanismos propostos abrangem diferentes aspectos relativos à otimização de desempenho como latência, vazão, contenção e tempo total para a transmissão de conjuntos de pacotes. As avaliações realizadas apresentam ganhos de desempenho relativos a todos mecanismos propostos, comprovando a eficiência dos mesmos.

Made available in DSpace on 2015-04-14T14:49:01Z (GMT). No. of bitstreams: 1 406062.pdf: 2385085 bytes, checksum: 62d70d388418da7e6c2bcbc8ef6285b8 (MD5) Previous issue date: 2008-01-10 / Os ganhos de desempenho proporcionados pelas arquiteturas paralelas n?o est?o relacionados somente ao poder computacional dos v?rios elementos de processamento. A arquitetura de interconex?o, respons?vel pela intercomunica??o dos elementos de processamento, tem um papel relevante no desempenho geral do sistema. Redes intra-chip (NoCs) podem ser vistas como a principal arquitetura de interconex?o respons?vel pelo futuro das tecnologias multiprocessadas, as quais est?o rapidamente prevalecendo em SoCs. Atualmente, existem in?meros projetos de NoCs dispon?veis, os quais focam diferentes aspectos desse tipo de arquitetura de interconex?o. Alguns aspectos relevantes considerados durante o projeto de NoCs s?o a capacidade de atingir QoS (Quality-of-Service), a redu??o de lat?ncia, a redu??o do consumo de energia e o mapeamento de aplica??es. Este trabalho prop?em diversos mecanismos para otimizar o desempenho das NoCs, contribuindo para que elas tornem-se a arquitetura de interconex?o prevalente em SoCs multiprocessados modernos. Os mecanismos propostos abrangem diferentes aspectos relativos ? otimiza??o de desempenho como lat?ncia, vaz?o, conten??o e tempo total para a transmiss?o de conjuntos de pacotes. As avalia??es realizadas apresentam ganhos de desempenho relativos a todos mecanismos propostos, comprovando a efici?ncia dos mesmos.

Made available in DSpace on 2015-04-14T14:49:19Z (GMT). No. of bitstreams: 1 421786.pdf: 6104492 bytes, checksum: 1d8dad6aa25fe5104f08a43d444e3017 (MD5) Previous issue date: 2009-08-07 / O avan?o tecnol?gico atual do processo de constru??o de circuitos eletr?nicos possibilita a integra??o de mais de um bilh?o de componentes em um ?nico circuito integrado. Um circuito integrado no estado da arte ? um componente complexo constitu?do por numerosos m?dulos complexos conhecidos como n?cleos de propriedade intelectual. Circuitos integrados modernos cont?m dezenas ou centenas de n?cleos interconectados. Cada vez mais a interconex?o de n?cleos se faz atrav?s de estruturas de comunica??o complexas. Uma forma de organizar estas arquiteturas ? constru?-las sob a forma de uma rede intrachip. O uso de estruturas de comunica??o total ou parcialmente regulares tende a aumentar a escalabilidade e o grau de paralelismo da comunica??o em sistemas integrados complexos. Uma das caracter?sticas mais importantes de uma rede intrachip ? a sua topologia. Este trabalho aborda a verifica??o e a prototipa??o da rede intrachip Hermes-TB. Esta rede emprega topologia do tipo toro 2D bidirecional como forma de alcan?ar baixa lat?ncia e alta vaz?o a um custo de hardware reduzido. A verifica??o do projeto da Hermes-TB foi obtida aqui atrav?s da execu??o da simula??o com atrasos do projeto original, pois a proposta inicial da rede realizou a valida??o do projeto apenas atrav?s de simula??o funcional. Por outro lado a prototipa??o, aqui realizada sobre plataformas baseadas em FPGAs (do ingl?s, Field Programmable Gate Arrays) validou o projeto pela primeira vez em hardware. Ao final deste trabalho p?de-se ent?o confirmar a viabilidade de uso da rede intrachip Hermes-TB em circuitos reais.

Made available in DSpace on 2015-04-14T14:49:23Z (GMT). No. of bitstreams: 1 424524.pdf: 1961872 bytes, checksum: 05389810cf9264c18fc855018d938536 (MD5) Previous issue date: 2010-05-12 / O crescente n?mero de aplica??es executando em MPSoCs emergentes pode ser caracterizado pela sua alta demanda de computa??o e comunica??o nas diferentes parte do chip. Os elementos de processamento que executam estas aplica??es trazem uma natureza din?mica e imprevis?vel para o tr?fego em chip, devido ? variabilidade nas taxas de inje??o de dados que eles podem gerar. As redes em chip (NoC do ingl?s Network-on-Chip) s?o as estruturas de comunica??o a serem utilizadas em tais sistemas, devido ao seu desempenho, confiabilidade e escalabilidade. Para lidar com o comportamento din?mico do tr?fego de aplica??es, v?rios m?todos de adapta??o s?o propostos em n?vel de sistema (em tempo de execu??o) e em n?vel de arquitetura (em tempo de projeto). Esta Tese aborda o uso de t?cnicas de adapta??o em NoCs em n?vel de sistema e de arquitetura: dimensionamento de buffer e roteamento adaptativo. A primeira t?cnica introduz um buffer de desacoplamento (D-buffer) no IP destino. Este buffer recebe dados da NoC com jitter, enquanto que o IP destino consome dados deste buffer na taxa da aplica??o, sem jitter. Dois problemas devem ser resolvidos para a implementa??o de D-buffers: (i) qual tamanho este buffer deve possuir? (ii) quanto tempo deve ser esperado antes do in?cio do consumo de dados (threshold)? Prop?e-se aqui um m?todo geral para definir o tamanho e threshold de D-buffers, considerando a influ?ncia do empacotamento, arbitragem, roteamento e concorr?ncia entre fluxos. A segunda t?cnica ? um algoritmo de roteamento adaptativo para NoCs, onde o caminho entre o IPs origem e destino pode ser modificado devido a eventos de congestionamento. A maior parte das propostas do estado da arte possui uma vis?o limitada de congestionamento, considerando que cada roteador da NoC toma decis?es baseado no estado de seus vizinhos. Esta decis?o local pode rotear pacotes a outras regi?es congestionadas, o que pode tornar o algoritmo ineficiente. Este trabalho apresenta um novo m?todo onde a an?lise de congestionamento considera informa??es de todos os roteadores no caminho entre a origem e destino. Este m?todo ? composto por um protocolo para estabelecimento de sess?es QoS, seguido de monitora??o distribu?da e re-roteamento para regi?es n?o congestionadas. Resultados experimentais demonstram o impacto de fluxos multim?dia com tamanhos de pacotes fixo e vari?vel (a partir de traces reais de tr?fego) no dimensionamento de buffers, e o percentual de viola??es de prazos em fun??o do tamanho do D-buffer. Em termos de roteamento adaptativo, os resultados obtidos apresentam a influ?ncia de diferentes n?veis de localidade de tr?fego na lat?ncia de pacotes, ocupa??o da NoC e reatividade do roteamento adaptativo a eventos de congestionamento.

Made available in DSpace on 2015-04-14T14:49:47Z (GMT). No. of bitstreams: 1 439051.pdf: 3612588 bytes, checksum: b521a29595b0b62cb20c6ca3b96c8502 (MD5) Previous issue date: 2012-04-13 / As CMOS technology nodes scale dosn, nes problems a rise concerning the design of synchronous circuits and systems. This is due to tight constraints resulting from the use of a single signal to control a shole complex integrated circui t. Moreover, modern chips integrate shole systems that require a large amount of intellectual property cores, each sith specific requirements and design constraints. In this context, asynchronous design techniques present appealing solutions to help designers achieving efficient systems, as each core can be independently implemented and then employ asynchronous communication at the system level. Different sorks available in literature demonstrate that asynchronous circuits are sell suited for los poser, high speed and robust applications. Hose ver, these circuits are very difficult to be implemented, due to the lack of design automation tools and basic components. In this say, experiments sith asynchronous circuits are practica lly limited to full custom approaches. In order to help overcoming such limitations, the Author has been involved sith asynchronous circuits design for five years. This sork presents details o f part of this research sork, including the implementation of five non-synchronous netsork-on-c hip routers, a standard cell library sith over five hundred components for asynchronous circuits and a design flos proposed for such components / Com o avan?o de tecnologias CMOS, novos desafios surgem para o projeto de circuitos e sistemas s?ncronos. Isso se deve ao fato de que o uso de um ?nico sinal para controlar um circuito integrado complexo resulta em restri??es de projeto dif?ceis de serem atendidas. Al?m disso, chips atuais integram sistemas inteiros, que necessitam de uma grande quantidade de n?cleos de propriedades intelectual, cada um com necessidades e restri??es espec?ficas. Neste cen?rio, t?cnicas ass?ncronas de projeto representam solu??es interessantes para ajudar projetistas a obter sistemas eficientes, uma vez que cada n?cleo de propriedade intelectual pode ser projetado de forma independente e ent?o comunicar-se assincronamente, a n?vel de sistema. Diversos trabalhos dispon?veis na literatura demonstram que circuitos ass?ncronos s?o adequados para implementa??es que necessitem baixo consumo de pot?ncia, alto desempenho ou alta robustez. Entretanto, atualmente, ? muito dif?cil de projetar tais circuitos, dada a falta de ferramentas de automa??o e de bibliotecas de componentes b?sicos. Dessa forma, o uso de circuitos ass?ncronos ? praticamente limitado a abordagens full-custom. A fim de contribuir para a supera??o dessa barreira, o Autor est? envolvido na pesquisa de circuitos ass?ncronos h? cinco anos. Este trabalho apresenta detalhes de parte dessa pesquisa, incluindo a implementa??o de cinco roteadores de redes intra-chip n?o s?ncronos, uma biblioteca de c?lulas com mais de quinhentos componentes ass?ncronos e um fluxo de projeto proposto para o projeto de tais componentes