Como resultado del constante aumento del tráfico de información, en los últimos años
la industria de las telecomunicaciones ha evolucionado de manera vertiginosa. Este hecho
exige el diseño de nuevos transceptores de comunicaciones digitales que permitan aumentar
la velocidad de procesamiento. Este incremento de velocidad en combinación con las
limitaciones del ancho de banda del canal de comunicaciones, exacerban los efectos de la
interferencia inter-símbolo (Intersymbol Interference - ISI). Para compensar este efecto
se requiere implementar en el receptor potentes esquemas de ecualización. El ecualizador
realimentado por decisiones (Decison Feedback Equalizer - DFE) representa una de
técnicas de ecualización más utilizadas en la industria. El DFE se caracteriza por tener
una buena relación entre desempeño y complejidad. Desafortunadamente, su aplicación en
sistemas de alta velocidad ha sido limitada debido a la elevada complejidad que aparece
cuando se utilizan técnicas de procesamiento en paralelo como resultado de la existencia
de lazos realimentados. En particular, la complejidad de las técnicas existentes incrementa
exponencialmente con la memoria del canal. Esto lleva a restringir el uso de este tipo de
ecualizadores para una ISI moderada.
La presente Tesis propone un nuevo esquema de ecualización iterativo de complejidad
reducida para receptores de alta velocidad. El nuevo ecualizador directo asistido por decisiones
(Decision FeedForward Equalizer - DFFE) permite obtener un rendimiento similar
al DFE pero con una arquitectura paralelizable cuya complejidad aumenta cuadráticamente
con la memoria del canal. Para canales con gran ISI, esto se traduce en una drástica
reducción de la complejidad en comparación con el DFE. La idea central detrás del DFFE,
es la iteración de decisiones tentativas para mejorar la precisión de la estimación de la
ISI. Para investigar el desempeño del nuevo receptor se desarrolla un estudio teórico y se
lo verifica por exhaustivas simulaciones en computadora.
Como una segunda contribución de la Tesis se presenta un detallado análisis de complejidad
del procesamiento y además se realiza la implementación en FPGA del DFFE en
paralelo. Este estudio permite demostrar los importantes beneficios que tiene utilizar una
arquitectura de implementación directa (forward) y además verificar experimentalmente
el desempeño del DFFE. Todas estas ventajas convierten al DFFE en una excelente
opción para receptores de sistemas de comunicaciones digitales de alta velocidad. / As a result of the steady increase in data traffic, the telecommunications industry has
evolved dramatically in recent years. In this context, new digital communications transceivers
that outperform processing speed are required. This speed increase combined with
the limitations of the bandwidth communications channel exacerbate the impacts of the
intersymbol interference (ISI). In order to compensate for this effect, it is necessary to
implement efficient receiver equalization schemes. The decision feedback equalizer (DFE)
is one of the most popular equalization techniques in industry, featuring a good relationship
between performance and complexity. Unfortunately, its use in high speed systems
has been limited due to the high complexity reached when processing techniques are used
in parallel as a result of the existence of feedback loops. In particular, the complexity
of the existing techniques increases exponentially with the channel memory, leading to a
restriction in the use of such equalizers for moderate ISI.
This Thesis proposes a new scheme of reduced complexity iterative equalization for
high-speed receivers. The new Decision FeedForward Equalizer (DFFE) allows for a similar
performance to the DFE but with a parallelizable architecture whose complexity
increases quadratically with the channel memory. For channels with large ISI, this results
in a drastic reduction in complexity compared to the DFE. The main feature of the DFFE
is the iteration of tentative decisions to improve the accuracy of the ISI estimation. With
the purpose of investigating the performance of the new receiver, a theoretical study is
developed and the DFFE is verified by extensive computer simulations.
The second contribution of the present Thesis is a detailed analysis of processing
complexity and the implementation in FPGA of parallel DFFE. This study allows to
demonstrate the important benefits of using a forward implementation architecture and
verify experimentally the performance of DFFE. All these advantages make the DFFE an
excellent choice for system receivers of digital high-speed communications.
| Identifer | oai:union.ndltd.org:uns.edu.ar/oai:repositorio.bc.uns.edu.ar:123456789/2993 |
| Date | 09 September 2016 |
| Creators | Pola, Ariel Luis |
| Contributors | Cousseau, Juan E., Agazzi, Oscar E. |
| Publisher | Universidad Nacional del Sur |
| Source Sets | Universidad Nacional del Sur |
| Language | Spanish |
| Detected Language | Spanish |
| Type | Electronic Thesis or Dissertation, Text |
| Rights | 2 |
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