Este trabalho descreve o projeto lógico de três meios alternativos de interconexão entre processadores e módulos de memória para um sistema multimicroprocessador: barramento multiplexado, múltiplos barramentos dedicados/memórias multiporta e matriz de barramentos cruzados. Com vistas ao projeto, são analisadas as características operacionais de multiprocessadores e identificadas algumas de suas funções de controle. O problema de interconexão em sistemas compostos de múltiplas unidades de processamento é abordado hierarquicamente. São mostradas as formas de se realizar a estrutura de interconexão, dando-se maior atenção aos barramentos digitais são apresentados os protocolos de arbitração e protocolos de comunicação mais utilizados neste tipo de estrutura. / This work describes the logical project of three alternative ways of interconnecting processors and memory modules in a multimicro processor system: multi p lexed bus, multi ple dedicated buses/multi-port memories, and cross-bar matrix. Aiming the project, the o perational features of multiprocessors are analysed and some control functions identified. The interconnection problem in multiple processing units systems is hierarchichally approached, em phasizing digital buses. The arbitration protocols and communication Protocols mostly used in this kind of structure are shown.
| Identifer | oai:union.ndltd.org:IBICT/oai:lume56.ufrgs.br:10183/21340 |
| Date | January 1981 |
| Creators | Prezzi, Jairo Alberto |
| Contributors | Navaux, Philippe Olivier Alexandre |
| Source Sets | IBICT Brazilian ETDs |
| Language | Portuguese |
| Detected Language | Portuguese |
| Type | info:eu-repo/semantics/publishedVersion, info:eu-repo/semantics/masterThesis |
| Format | application/pdf |
| Source | reponame:Biblioteca Digital de Teses e Dissertações da UFRGS, instname:Universidade Federal do Rio Grande do Sul, instacron:UFRGS |
| Rights | info:eu-repo/semantics/openAccess |
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