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Ambientes de pedrais como áreas estratégicas para a conservação da biodiversidade fluvial um estudo da ictiofauna do rio Sapucaí-Mirim (SP) e suas interações tróficas /

Brambilla, Eduardo Meneguzzi. January 2016 (has links)
Orientador: Marcos Gomes Nogueira / Resumo: O Rio Sapucaí-Mirim se destaca como sendo um dos principais tributários do rio Grande. Apesar de possuir cinco PCHs instaladas (três no curso principal e duas de desvio de canal), ainda apresenta trechos consideravelmente extensos que ainda são livres de barramento. Este rio possui como característica marcante a presença de vários pedrais (“knickzones”), macrohabitats pouco conhecidos ecologicamente e altamente ameaçados pela construção de usinas hidrelétricas. A fim de avaliar a importância ecológica destes macrohabitats para a conservação da biodiversidade regional, o estudo caracterizou a ictiofauna de um pedral do rio Sapucaí-Mirim, sua associação com os distintos tipos de habitats (“isolated pools” and “connected pools”) e as relações tróficas. As amostragens foram realizadas no período seco (Junho/2014) e chuvoso (dezembro/2014) através de pesca elétrica, peneira e arrasto. Simultaneamente foi realizada uma caracterização física e limnológica do pedral (“pools”, “runs” e “rapids”), através de medidas e observações in situ, bem como coleta de amostras e análises em laboratório. A ictiofauna deste pedral foi composta por 23 espécies, sendo cinco primeiros registros para a sub-bacia. A riqueza específica representa 23% do total da ictiofauna conhecida no rio Sapucaí-Mirim, mas pode ser considerada elevada dada a pequena dimensão deste macrohabitat (0,03 km). Houve diferença sazonal significativa dos atributos ecológicos da fauna (composição, riqueza, abundância, diversidad... (Resumo completo, clicar acesso eletrônico abaixo) / Mestre
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Ambientes de pedrais como áreas estratégicas para a conservação da biodiversidade fluvial: um estudo da ictiofauna do rio Sapucaí-Mirim (SP) e suas interações tróficas / Knickzones environments as strategic areas for river biodiversity conservation: a case study of Sapucai Mirim (SP) river ichthyofauna and this trophic interactions

Brambilla, Eduardo Meneguzzi [UNESP] 29 February 2016 (has links)
Submitted by EDUARDO MENEGUZZI BRAMBILLA null (eduardo.brambilla@gmail.com) on 2016-04-18T18:34:30Z No. of bitstreams: 1 Dissertação Eduardo Brambilla.pdf: 1633189 bytes, checksum: 711176fc7c0a12990d20b25f7ea947c1 (MD5) / Approved for entry into archive by Felipe Augusto Arakaki (arakaki@reitoria.unesp.br) on 2016-04-19T16:31:32Z (GMT) No. of bitstreams: 1 brambilla_em_me_bot.pdf: 1633189 bytes, checksum: 711176fc7c0a12990d20b25f7ea947c1 (MD5) / Made available in DSpace on 2016-04-19T16:31:32Z (GMT). No. of bitstreams: 1 brambilla_em_me_bot.pdf: 1633189 bytes, checksum: 711176fc7c0a12990d20b25f7ea947c1 (MD5) Previous issue date: 2016-02-29 / Conselho Nacional de Desenvolvimento Científico e Tecnológico (CNPq) / O Rio Sapucaí-Mirim se destaca como sendo um dos principais tributários do rio Grande. Apesar de possuir cinco PCHs instaladas (três no curso principal e duas de desvio de canal), ainda apresenta trechos consideravelmente extensos que ainda são livres de barramento. Este rio possui como característica marcante a presença de vários pedrais (“knickzones”), macrohabitats pouco conhecidos ecologicamente e altamente ameaçados pela construção de usinas hidrelétricas. A fim de avaliar a importância ecológica destes macrohabitats para a conservação da biodiversidade regional, o estudo caracterizou a ictiofauna de um pedral do rio Sapucaí-Mirim, sua associação com os distintos tipos de habitats (“isolated pools” and “connected pools”) e as relações tróficas. As amostragens foram realizadas no período seco (Junho/2014) e chuvoso (dezembro/2014) através de pesca elétrica, peneira e arrasto. Simultaneamente foi realizada uma caracterização física e limnológica do pedral (“pools”, “runs” e “rapids”), através de medidas e observações in situ, bem como coleta de amostras e análises em laboratório. A ictiofauna deste pedral foi composta por 23 espécies, sendo cinco primeiros registros para a sub-bacia. A riqueza específica representa 23% do total da ictiofauna conhecida no rio Sapucaí-Mirim, mas pode ser considerada elevada dada a pequena dimensão deste macrohabitat (0,03 km). Houve diferença sazonal significativa dos atributos ecológicos da fauna (composição, riqueza, abundância, diversidade e equitabilidade), bem como variações específicas conforme o tipo de habitat. Destaca-se ainda o fato de terem sido encontradas formas larvais e juvenis. Através de análises de conteúdo estomacal dos peixes verificou-se que a categoria de alimento mais frequente e dominante na dieta foi matéria orgânica e hexapoda aquático. Diferenças sazonais na dieta dos peixes foram determinadas por maior consumo de algas na condição seca e matéria vegetal e matéria orgânica na condição chuvosa. Maior sobreposição de nicho ocorreu nas poças isoladas. A alta variabilidade nos parâmetros limnológicos, heterogeneidade física e a influência das variações climáticas sazonais e episódicas podem ser as principais razões para explicar a diversidade de peixes no pedral. A importância deste tipo de macrohabitat para a manutenção da diversidade regional de peixes é ressaltada, enfatizando-se a importância de incluir de forma estratégica este tipo de ambiente nos planos de conservação da biodiversidade, visando a sua proteção contra interferências antrópicas, principalmente instalação de pequenas centrais hidrelétricas. / CNPq: 133314/2014-6
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[en] ARBITER AND SUPERVISOR MODULES FOR CYGNUS COMPUTER / [pt] MÓDULOS ARBITRO E SUPERVISOR PARA O SISTEMA CYGNUS

JACQUELINE NOBREGA CHAME 20 June 2007 (has links)
[pt] O sistema CYGNUS é um computador multiprocessador de memória compartilhada e arquitetura modular, baseado nos processadores da família Motorola MC68000, que vem sendo desenvolvido pelos Departamentos de Engenharia Elétrica e Informática da PUC/RJ. O presente trabalho consiste do projeto e implementação de dois módulos para o Sistema CYGNUS: módulo Arbitro e Módulo Supervisor. O Módulo Arbitro possibilita que o computador trabalhe em configuração multiprocessadora, já que disciplina o uso da barra de comunicação comum (VME) entre os Módulos Processadores. O módulo Supervisor foi construído para dar suporte a uma série de funções de gerenciamento e supervisão do sistema como um todo, possibilitando um melhor entendimento de seu comportamento e, conseqüentemente, um melhor aproveitamento de seus recursos. / [en] The CYGNUS System is a Motorola MC86000 based shared memory multiprocessor, with a modular architecture, that is being developd by the Engenharia Elétrica and Informática Departaments of PUC/RJ. This work is concerned with the design and implementation of two CYGNUS modules: the Arbiter Module and the Supervisor Module. The Arbiter Module allows CYGNUS to work in a multiprocessor configuration, by determining which Processor Module will access the common bus (VMF Standard), and dealing with the bus cintention. The Supervisor Module is a special Procesor Module, built to give support to a set of system management and supervision functions, which will make possible a better understanding of the system´s behavior, and a rational utilization of its resources.
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Interconexão de processadores e memorias para multimicroprocessadores

Prezzi, Jairo Alberto January 1981 (has links)
Este trabalho descreve o projeto lógico de três meios alternativos de interconexão entre processadores e módulos de memória para um sistema multimicroprocessador: barramento multiplexado, múltiplos barramentos dedicados/memórias multiporta e matriz de barramentos cruzados. Com vistas ao projeto, são analisadas as características operacionais de multiprocessadores e identificadas algumas de suas funções de controle. O problema de interconexão em sistemas compostos de múltiplas unidades de processamento é abordado hierarquicamente. São mostradas as formas de se realizar a estrutura de interconexão, dando-se maior atenção aos barramentos digitais são apresentados os protocolos de arbitração e protocolos de comunicação mais utilizados neste tipo de estrutura. / This work describes the logical project of three alternative ways of interconnecting processors and memory modules in a multimicro processor system: multi p lexed bus, multi ple dedicated buses/multi-port memories, and cross-bar matrix. Aiming the project, the o perational features of multiprocessors are analysed and some control functions identified. The interconnection problem in multiple processing units systems is hierarchichally approached, em phasizing digital buses. The arbitration protocols and communication Protocols mostly used in this kind of structure are shown.
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Barramento de serviços federados para integração federativa de sistemas distribuídos / Federated service bus to federative integration of distributed systems

Camelo, Josênio Candido 20 February 2008 (has links)
CAMELO, J. C. Barramento de serviços federados para integração federativa de sistemas distribuídos. 2008. 94 f. Dissertação (Mestrado em Engenharia de Teleinformática) – Centro de Tecnologia, Universidade Federal do Ceará, Fortaleza, 2008. / Submitted by Marlene Sousa (mmarlene@ufc.br) on 2016-04-04T17:25:25Z No. of bitstreams: 1 2008_dis_jccamelo.pdf: 2309479 bytes, checksum: 25586df7563729e2a4a53abe07c0ac7d (MD5) / Approved for entry into archive by Marlene Sousa(mmarlene@ufc.br) on 2016-04-06T17:30:26Z (GMT) No. of bitstreams: 1 2008_dis_jccamelo.pdf: 2309479 bytes, checksum: 25586df7563729e2a4a53abe07c0ac7d (MD5) / Made available in DSpace on 2016-04-06T17:30:26Z (GMT). No. of bitstreams: 1 2008_dis_jccamelo.pdf: 2309479 bytes, checksum: 25586df7563729e2a4a53abe07c0ac7d (MD5) Previous issue date: 2008-02-20 / This work presents the Federated Service Bus (FSB), a communication middleware based on Enterprise Service Bus (ESB) for federated systems. We do not address the classic problem of federated systems, focused mainly on authentication and security, but a growing need for heterogeneous service intercommunication. The proposed middleware makes use of internal ESBs to allow the isolation, application of policies and routing of each domain that comprises the federal system, seeking separate interests and avoid conflicts. Our proposal is modeled using coloured Petri nets, which gives it reliability of simulation and validation based on a formal mathematical model. Thus, significant gains were achieved in the implementation with the use of web services and BPEL (Business Process Execution Language). The modeling with coloured Petri nets not only validated the flow as allowed a error reduction. Finally, the FSB is embedded with SOA (Service Oriented Achitecture), EDA (Event-Driven Architecture) and NGOSS (Next Generation Operation System and Software). / Esta dissertação apresenta uma proposta de middleware de comunicação baseado em Enterprise Service Bus (ESB) para sistemas federados, isto é, formados por sistemas de diferentes organizações. Este trabalho não aborda o problema clássico de sistemas federados, cujo enfoque principal é autenticação e a segurança, mas sim uma necessidade crescente de intercomunicação de serviços heterogêneos. O middleware proposto, chamado de Federated Service Bus (FSB), faz uso de ESBs internos para permitir o isolamento, aplicação de políticas e roteamento de cada domínio que compõe o sistema federado, visando separar interesses e evitar conflitos. Nossa proposta é modelada por redes de Petri coloridas, o que lhe atribui confiabilidade de simulação e de validação com base em um modelo formal matemático. Assim, ganhos significativos foram obtidos na implementação com o uso de web services e BPEL (Business Process Execution Language). A modelagem com redes de Petri coloridas não só validou o fluxo, como o documentou em detalhes e possibilitou a diminuição no número de erros. Por fim, enquadramos o FSB em arquiteturas consolidadas com SOA (Service Oriented Achitecture), EDA (Event-Driven Architecture) e NGOSS (Next Generation Operation System and Software).
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Uma abordagem para modelagem e verificação de protocolos síncronos de barramentos de comunicação

França, Ricardo Bedin January 2009 (has links)
Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico. Programa de Pòs-graduação em Engenharia de Automação e Sistemas / Made available in DSpace on 2012-10-24T06:53:00Z (GMT). No. of bitstreams: 1 262665.pdf: 898231 bytes, checksum: 7df3af7aeaef56963e32dd13df0af1fb (MD5) / Este trabalho apresenta um estudo a respeito de protocolos para barramentos de comunicação, enfatizando os aspectos de parametrização e sincronização vistos em tais protocolos. De acordo com estas características e sua influência na modelagem e verificação de sistemas que utilizam os barramentos, buscaram-se métodos e ferramentas adaptados a sistemas embarcados, síncronos e parametrizados. A abordagem utilizada neste trabalho consiste na especificação de protocolos em duas perspectivas distintas para ressaltar tanto os aspectos da arquitetura dos sistemas com barramento quanto o comportamento descrito pelos protocolos. A modelagem de arquitetura foi realizada com a utilização da linguagem de descrição de arquitetura AADL. A modelagem de comportamento utilizou a linguagem síncrona LUSTRE para permitir a criação de um modelo de fácil compreensão e simulação. O método Event-B foi escolhido para a modelagem e verificação comportamental e sua semântica orientada a refinamentos permitiu a criação de um modelo de base abstrato e genérico que pode ser reutilizado em protocolos síncronos com arbitração centralizada. A partir deste modelo, os protocolos PCI e AMBA foram utilizados como estudo de caso para especificação e verificação.
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Interconexão de processadores e memorias para multimicroprocessadores

Prezzi, Jairo Alberto January 1981 (has links)
Este trabalho descreve o projeto lógico de três meios alternativos de interconexão entre processadores e módulos de memória para um sistema multimicroprocessador: barramento multiplexado, múltiplos barramentos dedicados/memórias multiporta e matriz de barramentos cruzados. Com vistas ao projeto, são analisadas as características operacionais de multiprocessadores e identificadas algumas de suas funções de controle. O problema de interconexão em sistemas compostos de múltiplas unidades de processamento é abordado hierarquicamente. São mostradas as formas de se realizar a estrutura de interconexão, dando-se maior atenção aos barramentos digitais são apresentados os protocolos de arbitração e protocolos de comunicação mais utilizados neste tipo de estrutura. / This work describes the logical project of three alternative ways of interconnecting processors and memory modules in a multimicro processor system: multi p lexed bus, multi ple dedicated buses/multi-port memories, and cross-bar matrix. Aiming the project, the o perational features of multiprocessors are analysed and some control functions identified. The interconnection problem in multiple processing units systems is hierarchichally approached, em phasizing digital buses. The arbitration protocols and communication Protocols mostly used in this kind of structure are shown.
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Mecanismos de suporte a modelagem e análise de comunicação em plataformas multiprocessadoras

ESMERALDO, Guilherme Álvaro Rodrigues Maia January 2007 (has links)
Made available in DSpace on 2014-06-12T15:59:55Z (GMT). No. of bitstreams: 2 arquivo5763_1.pdf: 5730689 bytes, checksum: cdf2df03b12295ce0ff187891b9fdc3a (MD5) license.txt: 1748 bytes, checksum: 8a4605be74aa9ea9d79846c1fba20a33 (MD5) Previous issue date: 2007 / Conselho Nacional de Desenvolvimento Científico e Tecnológico / A demanda por novas aplicações e o desenvolvimento das tecnologias de integração de circuitos integrados deram origem aos Multi-Processors Systems-on-Chip (MPSoC). MPSoC é um circuito integrado complexo, composto de microprocessadores, barramentos, memórias, interfaces com periféricos, etc. Por sua variedade e quantidade de componentes, a estrutura de comunicação é um fator limitante no desempenho da aplicação e no consumo de energia de uma plataforma MPSoC. Assim, foram criadas técnicas para explorar o espaço de opções de projeto para tentar customizar a arquitetura de comunicação para uma aplicação. Porém, muitas destas técnicas ou são bastante imprecisas, pois fazem estimativas estáticas, descartando efeitos dinâmicos da arquitetura, como contenção de barramento, ou são bastante lentas, pois têm que simular cada configuração de arquitetura para uma dada aplicação O objetivo deste trabalho foi o desenvolvimento de mecanismo para modelagem e de captura do custo de comunicação em modelos de simulação de plataformas multiprocessadoras. Este mecanismo tem como objetivo disponibilizar ao projetista métricas para análise e comparação, visando reduzir o tempo na exploração do espaço de alternativas no projeto. Para tanto foi proposto um modelo de implementação de barramentos, em SystemC, que além de fornecer uma API que uniformiza e modulariza a estrutura dos barramentos, simplifica a integração dos módulos monitores. Tais módulos permitem a captura de informações detalhadas da comunicação durante a simulação de forma a orientar o projetista na escolha da melhor arquitetura de comunicação
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Interconexão de processadores e memorias para multimicroprocessadores

Prezzi, Jairo Alberto January 1981 (has links)
Este trabalho descreve o projeto lógico de três meios alternativos de interconexão entre processadores e módulos de memória para um sistema multimicroprocessador: barramento multiplexado, múltiplos barramentos dedicados/memórias multiporta e matriz de barramentos cruzados. Com vistas ao projeto, são analisadas as características operacionais de multiprocessadores e identificadas algumas de suas funções de controle. O problema de interconexão em sistemas compostos de múltiplas unidades de processamento é abordado hierarquicamente. São mostradas as formas de se realizar a estrutura de interconexão, dando-se maior atenção aos barramentos digitais são apresentados os protocolos de arbitração e protocolos de comunicação mais utilizados neste tipo de estrutura. / This work describes the logical project of three alternative ways of interconnecting processors and memory modules in a multimicro processor system: multi p lexed bus, multi ple dedicated buses/multi-port memories, and cross-bar matrix. Aiming the project, the o perational features of multiprocessors are analysed and some control functions identified. The interconnection problem in multiple processing units systems is hierarchichally approached, em phasizing digital buses. The arbitration protocols and communication Protocols mostly used in this kind of structure are shown.
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Um Canal de Comunicação Inter-FPGAs com Módulo de Detecção de Erro

Melo, Lucas Torquato de 31 January 2014 (has links)
Submitted by Lucelia Lucena (lucelia.lucena@ufpe.br) on 2015-03-09T19:23:33Z No. of bitstreams: 2 DISSERTAÇÃO LucasTorquato de Melo.pdf: 2719347 bytes, checksum: 8fbd700a7bf5e2bb51b478109dcbd32e (MD5) license_rdf: 1232 bytes, checksum: 66e71c371cc565284e70f40736c94386 (MD5) / Made available in DSpace on 2015-03-09T19:23:33Z (GMT). No. of bitstreams: 2 DISSERTAÇÃO LucasTorquato de Melo.pdf: 2719347 bytes, checksum: 8fbd700a7bf5e2bb51b478109dcbd32e (MD5) license_rdf: 1232 bytes, checksum: 66e71c371cc565284e70f40736c94386 (MD5) Previous issue date: 2014 / A busca por aumento de desempenho de sistemas computacionais é cada vez maior em empresas e pesquisas científicas. Essa necessidade existe por conta do surgimento de aplicações complexas que necessitam de um grande poder computacional para serem executadas eficientemente. A utilização de arquiteturas alternativas como FPGAs nesse contexto têm sido realizada com o intuito de prover excelente desempenho na execução dessas aplicações. Atualmente, sistemas envolvendo múltiplos FPGAs são utilizados em diversas aplicações científicas. A tendência é que em tais sistemas sejam desenvolvidos de forma a permitir escalabilidade de dispositivos, possibilitando que mais FPGAs possam fazer parte da arquitetura e aumentando o desempenho. Para que esses sistemas possam funcionar de forma eficiente, utilizando paralelamente recursos existentes nos FPGAs, uma comunicação eficiente deve existir entre os FPGAs disponíveis na plataforma. Geralmente esse tipo de comunicação, em FPGAs de última geração, se dá por meio de interfaces tipo LVDS (Sinalização Diferencial de Baixa Tensão) e por meio de transceptores e receptores. A sinalização LVDS permite o envio de sinais em alta velocidade através de um par diferencial de fios paralelos. A utilização desse recurso permite que a transmissão de dados entre os dispositivos possa ser realizada de forma mais eficiente, possibilitando uma comunicação mais segura contra interferências eletromagnéticas. Outro fator importante é que o roteamento que interconecta os pinos LVDS na plataforma deve ser desenvolvido com precisão para evitar instabilidades na comunicação. Infelizmente, muitas plataformas disponíveis no mercado não observam tais restrições, limitando a taxa de transferência no barramento. Este trabalho apresenta um canal de comunicação inter-FPGAs baseado em uma interface DDR voltado para esse tipo de plataforma. Esta abordagem promove uma comunicação estável entre esses dispositivos sem a utilização de pinos LVDS. Um módulo de detecção de erro também foi desenvolvido para garantir a integridade das transferências e corrigir possíveis erros no barramento. O canal foi validado em uma plataforma comercial. Os resultados de síntese e desempenho são apresentados nesse trabalho bem como os estudos de caso envolvidos.

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