Neste trabalho aborda-se o projeto de um conversor analógico-digital (ADC) que deve atingir as especificações do padrão Bluetooth. Este bloco faz parte do estágio de recepção de um transceptor sem fio integrado em tecnologia CMOS. Inicialmente é feita a análise do ADC como sistema, ao mesmo tempo que as especificações nesse nível são desenvolvidas. A arquitetura adaptada da literatura é conhecida como time-interleaved pipeline. Os seus principais blocos, o S&H e o estágio básico incluindo o sub-ADC e o MDAC, são explicados posteriormente junto com a estratégia de correção digital através do bit de redundância entre estágios consecutivos. Seguindo essa ordem de ideias, é estudada a implementação com portas digitais da estratégia anterior e da geração das fases de relógio necessárias para os blocos da cadeia pipeline. Os dois circuitos mais elementares, o amplificador operacional de transcondutância (OTA) e o comparador de tensão, também são apresentados antes de introduzir a programação geométrica como ferramenta de projeto auxiliar. Tal ferramenta permite otimizar o consumo de potência desses circuitos básicos e, portanto, descobrir uma nova perspectiva no projeto de circuitos analógicos do estado da arte. Finalmente, os resultados obtidos e as simulações dos diferentes blocos e circuitos que constituem o ADC são mostrados. Esses resultados também incluem as medições e testes feitos em um OTA projetado com PG e fabricado em tecnologia CMOS 0,35 micrômetros. A conclusão mais importante deste trabalho se deriva da aplicação simultânea da programação geométrica e a análise cuidadosa dos requisitos reais dos circuitos, levando portanto à otimização do desempenho global do ADC projetado. / In this work, an Analog to Digital Converter (ADC) fulfilling the Bluetooth standard specifications is designed. This block stays at the reception side of an integrated wireless transceiver in CMOS technology. Initially, an analysis of the ADC as a system is carried out, at the same time that the specifications at that level are developed. The architecture adapted from the literature is known as time-interleaved pipeline. Its main blocks, the S&H and the basic cell including sub-ADC and MDAC circuits, are then explained together with the digital correction strategy based on the bit of redundancy between consecutive stages. Furthermore, digital gate implementation of previous strategy and generation of the different clock phases required by pipeline chain blocks, are covered. The two most elementary circuits, operational transconductance amplifier (OTA) and voltage comparator, are also presented before introducing geometric programming (PG) as an auxiliary design tool. Such a tool allows the power consumption optimization of these basic circuits and thus leads to a new perspective in analog circuit design for the state of the art. Finally, the reached results and the different ADC block simulations are presented. Those results include tests and measurements of an OTA designed using PG and fabricated in a CMOS 0,35 micrometers technology. The most important conclusion of this work is derived from the joint application of geometric programming and careful analysis of the real circuit requirements, allowing the global performance optimization in the designed ADC.
| Identifer | oai:union.ndltd.org:IBICT/oai:teses.usp.br:tde-01032011-124050 |
| Date | 03 December 2010 |
| Creators | Wilmar Carvajal Ossa |
| Contributors | Wilhelmus Adrianus Maria Van Noije, Carlos Alberto dos Reis Filho, João Navarro Soares Junior |
| Publisher | Universidade de São Paulo, Engenharia Elétrica, USP, BR |
| Source Sets | IBICT Brazilian ETDs |
| Language | Portuguese |
| Detected Language | Portuguese |
| Type | info:eu-repo/semantics/publishedVersion, info:eu-repo/semantics/masterThesis |
| Source | reponame:Biblioteca Digital de Teses e Dissertações da USP, instname:Universidade de São Paulo, instacron:USP |
| Rights | info:eu-repo/semantics/openAccess |
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