Neste trabalho aborda-se o projeto de um conversor analógico-digital (ADC) que deve atingir as especificações do padrão Bluetooth. Este bloco faz parte do estágio de recepção de um transceptor sem fio integrado em tecnologia CMOS. Inicialmente é feita a análise do ADC como sistema, ao mesmo tempo que as especificações nesse nível são desenvolvidas. A arquitetura adaptada da literatura é conhecida como time-interleaved pipeline. Os seus principais blocos, o S&H e o estágio básico incluindo o sub-ADC e o MDAC, são explicados posteriormente junto com a estratégia de correção digital através do bit de redundância entre estágios consecutivos. Seguindo essa ordem de ideias, é estudada a implementação com portas digitais da estratégia anterior e da geração das fases de relógio necessárias para os blocos da cadeia pipeline. Os dois circuitos mais elementares, o amplificador operacional de transcondutância (OTA) e o comparador de tensão, também são apresentados antes de introduzir a programação geométrica como ferramenta de projeto auxiliar. Tal ferramenta permite otimizar o consumo de potência desses circuitos básicos e, portanto, descobrir uma nova perspectiva no projeto de circuitos analógicos do estado da arte. Finalmente, os resultados obtidos e as simulações dos diferentes blocos e circuitos que constituem o ADC são mostrados. Esses resultados também incluem as medições e testes feitos em um OTA projetado com PG e fabricado em tecnologia CMOS 0,35 micrômetros. A conclusão mais importante deste trabalho se deriva da aplicação simultânea da programação geométrica e a análise cuidadosa dos requisitos reais dos circuitos, levando portanto à otimização do desempenho global do ADC projetado. / In this work, an Analog to Digital Converter (ADC) fulfilling the Bluetooth standard specifications is designed. This block stays at the reception side of an integrated wireless transceiver in CMOS technology. Initially, an analysis of the ADC as a system is carried out, at the same time that the specifications at that level are developed. The architecture adapted from the literature is known as time-interleaved pipeline. Its main blocks, the S&H and the basic cell including sub-ADC and MDAC circuits, are then explained together with the digital correction strategy based on the bit of redundancy between consecutive stages. Furthermore, digital gate implementation of previous strategy and generation of the different clock phases required by pipeline chain blocks, are covered. The two most elementary circuits, operational transconductance amplifier (OTA) and voltage comparator, are also presented before introducing geometric programming (PG) as an auxiliary design tool. Such a tool allows the power consumption optimization of these basic circuits and thus leads to a new perspective in analog circuit design for the state of the art. Finally, the reached results and the different ADC block simulations are presented. Those results include tests and measurements of an OTA designed using PG and fabricated in a CMOS 0,35 micrometers technology. The most important conclusion of this work is derived from the joint application of geometric programming and careful analysis of the real circuit requirements, allowing the global performance optimization in the designed ADC.

Neste trabalho é descrito o projeto e testes de um conversor digital/analógico de alta velocidade fabricado em tecnologia CMOS. O conversor pojetado possui resolução de 6 bits, trabalha em freqüência de 200 MSample/s, e foi fabricado na tecnologia CMOS de 0,35 µm da AMS (Austriamicrosystems), com quatro níveis de metal e 2 de silício policristalino. Uma das principais aplicações dos conversores D/A de alta velocidade é no processamento digital de sinais de vídeo, utilizado em sistemas de vídeo tais como os de TV digital e TVs de alta definição. Nestes sistemas, conversores D/A em tecnologia CMOS possuem vantagens tais como baixo consumo, baixo custo e a capacidade de sua integração com outros circuitos. O conversor D/A projetado é composto por uma matriz de células de corrente que são ativadas por dois decodificadores: um decodificador de colunas e outro decodificador de linhas. Estes recebem como entrada o sinal digital que deve ser convertido. As células de corrente são compostas por portas lógicas OR e NAND,inversores, latches, fontes de corrente e chaves que conectam ou não cada fonte individual a saída. Simulações do conversor D/A foram realizadas a partir de netlists extraídos do layout do circuito e através dos softwares HSPICE e ELDO. Para estas simulações foi utilizado o modelo BSIM3v3 com parâmetros típicos, worst speed e worst power. Através de simulação foi verificado o desempenho do conversor pela avaliação do número efetivo de bits. Os resultados demonstraram que o conversor possui uma boa resolução com uma freqüência de amostragem de 200 MHz, consumo de potência de 70 mW (corrente de saída variando de 0 a 19,8 mA) e tensão de alimentação VDD = 3,3 V. Nos testes experimentais, o conversor implementado apresentou erros de não linearidade integral menores que 0,46 LSB e erros de não linearidade diferencial menores que 0,22 LSB, o que assegura a monotonicidade do circuito. O chip implementado possui uma área ativa de 0,4 mm x ,31 mm. / In this work is described the design and tests of a high speed digital/analog converter fabricated in CMOS technology. The digital/analog converter has 6 bits of resolution, 200 MSample/s, and it was fabricated in the AMS (Austriamicrosystems) 0.35 µm CMOS process, with four metal levels and double-polysilicon. The main applications of high speed converters D/A is in digital processing of video signals, used in video systems such as digital TV and high-definition TV. In these systems, D/A converters in CMOS technology have advantages such as low power consumption, low cost, and the capability of being integrated with other circuits. The designed D/A converter are composed of a matrix of current cells that are activated by two decoders: a column decoder and a row decoder. These decoders receive as input the digital signal to be converted. The current cells are composed of logic OR and NAND, inverters, latches, current sources and switch transistors that connect or not each individual current source to the output. Simulations results were obtained from the extracted netlist of the circuit layout using the HSPICE and ELDO software. For these simulations the BSIM3v3 transistor model was used with typical, worst speed and worst power parameters. Simulation tests were applied to check the performance through the effective number of bits, and the results show that the converter can reach 200 MSample/s with 70 mW power consumption (the output current ranging from 0 mA to 19.8 mA) and 3.3 V power supply. In the experimental measurements, the converter presented DC integral non linearity errors lower than 0.46 LSB and DC differential non linearity errors lower than 0.22 LBS, what ensures the monotonicity of the converter. The implemented chip active area is 0.4 mm x 0.31 mm.

Neste trabalho é descrito o projeto e testes de um conversor digital/analógico de alta velocidade fabricado em tecnologia CMOS. O conversor pojetado possui resolução de 6 bits, trabalha em freqüência de 200 MSample/s, e foi fabricado na tecnologia CMOS de 0,35 µm da AMS (Austriamicrosystems), com quatro níveis de metal e 2 de silício policristalino. Uma das principais aplicações dos conversores D/A de alta velocidade é no processamento digital de sinais de vídeo, utilizado em sistemas de vídeo tais como os de TV digital e TVs de alta definição. Nestes sistemas, conversores D/A em tecnologia CMOS possuem vantagens tais como baixo consumo, baixo custo e a capacidade de sua integração com outros circuitos. O conversor D/A projetado é composto por uma matriz de células de corrente que são ativadas por dois decodificadores: um decodificador de colunas e outro decodificador de linhas. Estes recebem como entrada o sinal digital que deve ser convertido. As células de corrente são compostas por portas lógicas OR e NAND,inversores, latches, fontes de corrente e chaves que conectam ou não cada fonte individual a saída. Simulações do conversor D/A foram realizadas a partir de netlists extraídos do layout do circuito e através dos softwares HSPICE e ELDO. Para estas simulações foi utilizado o modelo BSIM3v3 com parâmetros típicos, worst speed e worst power. Através de simulação foi verificado o desempenho do conversor pela avaliação do número efetivo de bits. Os resultados demonstraram que o conversor possui uma boa resolução com uma freqüência de amostragem de 200 MHz, consumo de potência de 70 mW (corrente de saída variando de 0 a 19,8 mA) e tensão de alimentação VDD = 3,3 V. Nos testes experimentais, o conversor implementado apresentou erros de não linearidade integral menores que 0,46 LSB e erros de não linearidade diferencial menores que 0,22 LSB, o que assegura a monotonicidade do circuito. O chip implementado possui uma área ativa de 0,4 mm x ,31 mm. / In this work is described the design and tests of a high speed digital/analog converter fabricated in CMOS technology. The digital/analog converter has 6 bits of resolution, 200 MSample/s, and it was fabricated in the AMS (Austriamicrosystems) 0.35 µm CMOS process, with four metal levels and double-polysilicon. The main applications of high speed converters D/A is in digital processing of video signals, used in video systems such as digital TV and high-definition TV. In these systems, D/A converters in CMOS technology have advantages such as low power consumption, low cost, and the capability of being integrated with other circuits. The designed D/A converter are composed of a matrix of current cells that are activated by two decoders: a column decoder and a row decoder. These decoders receive as input the digital signal to be converted. The current cells are composed of logic OR and NAND, inverters, latches, current sources and switch transistors that connect or not each individual current source to the output. Simulations results were obtained from the extracted netlist of the circuit layout using the HSPICE and ELDO software. For these simulations the BSIM3v3 transistor model was used with typical, worst speed and worst power parameters. Simulation tests were applied to check the performance through the effective number of bits, and the results show that the converter can reach 200 MSample/s with 70 mW power consumption (the output current ranging from 0 mA to 19.8 mA) and 3.3 V power supply. In the experimental measurements, the converter presented DC integral non linearity errors lower than 0.46 LSB and DC differential non linearity errors lower than 0.22 LBS, what ensures the monotonicity of the converter. The implemented chip active area is 0.4 mm x 0.31 mm.

Neste trabalho aborda-se o projeto de um conversor analógico-digital (ADC) que deve atingir as especificações do padrão Bluetooth. Este bloco faz parte do estágio de recepção de um transceptor sem fio integrado em tecnologia CMOS. Inicialmente é feita a análise do ADC como sistema, ao mesmo tempo que as especificações nesse nível são desenvolvidas. A arquitetura adaptada da literatura é conhecida como time-interleaved pipeline. Os seus principais blocos, o S&H e o estágio básico incluindo o sub-ADC e o MDAC, são explicados posteriormente junto com a estratégia de correção digital através do bit de redundância entre estágios consecutivos. Seguindo essa ordem de ideias, é estudada a implementação com portas digitais da estratégia anterior e da geração das fases de relógio necessárias para os blocos da cadeia pipeline. Os dois circuitos mais elementares, o amplificador operacional de transcondutância (OTA) e o comparador de tensão, também são apresentados antes de introduzir a programação geométrica como ferramenta de projeto auxiliar. Tal ferramenta permite otimizar o consumo de potência desses circuitos básicos e, portanto, descobrir uma nova perspectiva no projeto de circuitos analógicos do estado da arte. Finalmente, os resultados obtidos e as simulações dos diferentes blocos e circuitos que constituem o ADC são mostrados. Esses resultados também incluem as medições e testes feitos em um OTA projetado com PG e fabricado em tecnologia CMOS 0,35 micrômetros. A conclusão mais importante deste trabalho se deriva da aplicação simultânea da programação geométrica e a análise cuidadosa dos requisitos reais dos circuitos, levando portanto à otimização do desempenho global do ADC projetado. / In this work, an Analog to Digital Converter (ADC) fulfilling the Bluetooth standard specifications is designed. This block stays at the reception side of an integrated wireless transceiver in CMOS technology. Initially, an analysis of the ADC as a system is carried out, at the same time that the specifications at that level are developed. The architecture adapted from the literature is known as time-interleaved pipeline. Its main blocks, the S&H and the basic cell including sub-ADC and MDAC circuits, are then explained together with the digital correction strategy based on the bit of redundancy between consecutive stages. Furthermore, digital gate implementation of previous strategy and generation of the different clock phases required by pipeline chain blocks, are covered. The two most elementary circuits, operational transconductance amplifier (OTA) and voltage comparator, are also presented before introducing geometric programming (PG) as an auxiliary design tool. Such a tool allows the power consumption optimization of these basic circuits and thus leads to a new perspective in analog circuit design for the state of the art. Finally, the reached results and the different ADC block simulations are presented. Those results include tests and measurements of an OTA designed using PG and fabricated in a CMOS 0,35 micrometers technology. The most important conclusion of this work is derived from the joint application of geometric programming and careful analysis of the real circuit requirements, allowing the global performance optimization in the designed ADC.