Este trabalho apresenta um programa que extrai uma descrição elétrica de um circuito integrado a partir da descrição geométrica de suas máscaras. O extrator, além de identificar os transistores e calcular as suas dimensões, também é capaz de avaliar o valor das resistências e capacitâncias parasíticas. A descrição do circuito pode ser hierárquica, com definições e chamadas de símbolos. O resultado da extração é um netlist hierárquico, usando definições e chamadas de subcircuitos. Os resultados da extração podem ser visualizados no layout do circuito, exibidos em um editor de máscaras, ou desenhados em papel com uma impressora gráfica. / This work presents a program that extracts an electrical description suitable for simulation from the layout of an integrated circuit. The extractor can identify and evaluate the dimensions of the transistors and can also calculate the parasitic resistances and capacitances. The program takes advantage of the hierarchy in the geometrical description of the circuit, generating an hierarchical netlist. A graphical layout editor allows the user to identify the components extracted. The layout with the extracted data may be hard-copied on paper using a graphic printer.

Os dispositivos analógicos programáveis (FPAAs, do inglês, Field Programmable Analog Arrays), apesar de ainda não terem a mesma popularidade de seus pares digitais (FPGAs, do inglês, Field Programmable Gate Arrays), possuem uma gama de aplicações bastante ampla, que vai desde o condicionamento de sinais em sistemas de instrumentação, até o processamento de sinais de radiofreqüência (RF) em telecomunicações. Porém, ao mesmo tempo em que os FPAAs trouxeram um impressionante ganho na agilidade de concepção de circuitos analógicos, também trouxeram um conjunto de novos problemas relativos ao teste deste tipo de dispositivo. Os FPAAs podem ser divididos em duas partes fundamentais: seus blocos programáveis básicos (CABs, do inglês, Configurable Analog Blocks) e sua rede de interconexões. A rede de interconexões, por sua vez, pode ser dividida em duas partes: interconexões internas (locais e globais entre CABs) e interconexões externas (envolvendo células de I/O). Todas estas partes apresentam características estruturais e funcionais distintas, de forma que devem ser testadas separadamente, pois necessitam que se considerem modelos de falhas, configurações e estímulos de teste específicos para assegurar uma boa taxa de detecção de defeitos. Como trabalhos anteriores já estudaram o teste dos CABs, o foco desta dissertação está direcionado ao desenvolvimento de metodologias que se propõem a testar a rede de interconexões de FPAAs. Apesar das várias diferenças entre as redes de interconexões de FPGAs e FPAAs, muitas também são as semelhanças entre elas, sendo, portanto, indiscutível que o ponto de partida deste trabalho tenha que ser o estudo das muitas técnicas propostas para o teste de interconexões em FPGAs, para posterior adaptação ao caso dos FPAAs. Além disto, embora o seu foco não recaia sobre o teste de CABs, pretende-se utilizá-los como recursos internos do dispositivo passíveis de gerar sinais e analisar respostas de teste, propondo uma abordagem de auto-teste integrado de interconexões que reduza o custo relativo ao equipamento externo de teste. Eventualmente, estes mesmos recursos poderão também ser utilizados para diagnóstico das partes defeituosas. Neste trabalho, utiliza-se como veículo de experimentação um dispositivo específico (Anadigm AN10E40), mas pretende-se que as metodologias de teste propostas sejam abrangentes e possam ser facilmente adaptadas a outros FPAAs comerciais que apresentem redes de interconexão semelhantes.

A concepção dos sistemas eletrônicos previstos para o futuro próximo implica em uma atividade multidisciplinar, a qual demanda, para o projeto de sistemas eletrônicos, o uso de métodos e técnicas provenientes de diversos domínios do conhecimento humano. Esses domínios podem variar desde a especificação de aplicações, até a realização física de circuitos integrados. A constante evolução dos processos de fabricação de circuitos integrados permite a criação de circuitos bastante complexos, seja em relação ao número de componentes eletrônicos e de suas inter-relações, seja em relação à heterogeneidade funcional presente nas aplicações alvo, previstas para estes sistemas. Para os próximos anos está prevista a possibilidade da inclusão de mais de um bilhão de transistores em uma única pastilha de silício, inaugurando a era da “gigaescala”. Devido a essa situação, a comunidade científica vem demonstrando preocupação em relação às novas técnicas que se fazem necessárias para a concepção dos “gigacircuitos”. Essas técnicas envolvem o uso de diferentes níveis de abstração na concepção e análise das funcionalidades da aplicação alvo, além de abordagens para explorar o grande espaço de busca, inerente à disponibilidade de um grande número de componentes para a implementação da arquitetura alvo, a qual deve ser otimizada para as restrições de projeto. As idéias apresentadas nesse trabalho vão de encontro à necessidade por novas técnicas para a concepção de circuitos eletrônicos complexos. Este trabalho procura contribuir para que esta classe de circuitos possa tornar-se realidade em um futuro próximo, avalizando a disponibilidade de informação, de entretenimento e de serviços para a sociedade. Para tanto, um novo método é proposto, onde um fluxo de projeto considera as ferramentas necessárias para a exploração do espaço de busca em componentes de processamento e de comunicação, visando à sua otimização. As ferramentas seguem os princípios do projeto baseado em plataformas, onde componentes podem ser reutilizadas para aplicações da mesma classe, em diferentes níveis de abstração. Além disso, os princípios da especificação baseada em interface são considerados, visando explicitar a especificação de funcionalidades heterogêneas para componentes arquiteturais, bem como permitir a avaliação dinâmica do comportamento destes.

Os projetos de CIs (Circuitos Integrados) atualmente compreendem muitas tarefas para sua execução. Durante um fluxo de projeto de CI são necessárias ferramentas que lidam com essas diferentes tarefas. Algumas empresas compilam diversas ferramentas em um único ambiente, ou framework, onde tais ferramentas são adaptadas para interagir entre si. O uso desses frameworks é suficiente para muitos projetos, porém podem existir requisitos que obriguem a utilização de ferramentas independentes para suprir deficiências dos ambientes, exigindo a utilização conjunta de ferramentas não projetadas para cooperar. A interoperabilidade entre sistemas computacionais tem se tornado um tópico de extrema importância. Ela possibilita a execução conjunta de ferramentas, diminuindo a necessidade de intervenção humana para tanto. A interoperação entre ferramentas independentes e frameworks é importante não somente para facilitar o uso conjunto de ferramentas, mas também permite que outros tópicos sejam explorados. Entre eles estão o trabalho de equipes geograficamente distantes e a possibilidade de trabalho com grandes quantidades de dados, que são duas questões importantes para microeletrônica. Ainda, a interoperação entre ferramentas independentes e ambientes traz benefícios mútuos: as ferramentas podem utilizar funcionalidades dos ambientes e se adaptar aos fluxos de projeto deles; os ambientes podem ter suas funcionalidades estendidas pela inclusão de novas ferramentas em seu trabalho. Essas questões são especialmente importantes para pequenas empresas ou ferramentas acadêmicas que não têm condições de incorporar em suas ferramentas muitos dos procedimentos que os ambientes oferecem. Este trabalho apresenta uma proposta para auxiliar a interoperação entre ferramentas independentes e frameworks relevantes para a microeletrônica, através de um protocolo inspirado em SOAP (Simple Object Access Protocol), além de oferecer ferramentas de auxílio para a adaptação ao protocolo proposto. A interação com os frameworks é feita através de linguagens script disponibilizadas por eles. Estudos de caso são apresentados para demonstrar a usabilidade da proposta.

A troca iônica é uma técnica simples, e com baixo custo, empregada para modificar a estrutura de vidros. Íons de um sal aquecido, como o Ag+, são trocados por íons presentes na região superficial do vidro (Na+), o qual é seguido por um processo de difusão destes íons. Como resultado, estes vidros podem ser utilizados na produção de dispositivos para óptica integrada como, por exemplo, guias de onda. Porém, mesmo esta técnica e seus processos sendo bem fundamentados na literatura, há ainda nichos não explorados. Guias de onda de prata sofrem um processo, o qual se preferiu denominar de “envelhecimento”, onde os guias expostos ao ar (temperatura ambiente) modificaram sua coloração devido à formação de uma camada recobrindo suas superfícies. Na presente Tese busca-se investigar esse “envelhecimento” através de diversas técnicas ópticas e não ópticas de caracterização, visando a determinação da composição e estrutura da camada formada. Para tanto, foram preparadas amostras com tempos de 5, 30 e 120min de troca iônica usando um sal composto de NaNO3 e 5% molar de AgNO3 a 350 ºC em vidros soda-lime. A evolução do envelhecimento foi acompanhada por espectrofotometria e elipsometria espectral durante 35 dias. Adicionalmente, as amostras foram também caracterizadas usando as técnicas de RBS, EDS, XPS, ToF-SIMS, TEM, Linhas-M e AFM. Estas técnicas mostraram que o envelhecimento dos guias envolve inicialmente um processo de migração dos íons, alterando o guiamento de luz e causando o surgimento de 1 modo adicional nas amostras com tempos de troca iônica de 30min e 120min. Após os íons atingirem a superfície do guia, eles se agregam formando nanopartículas de prata e paralelamente há também interação dessas nanopartículas com o ar ambiente, provocando a formação de Ag2O. Com isso, há o crescimento de uma camada com alta absorbância de luz no espectro visível, formada por uma mescla de nanopartículas de prata e óxido, tendo espessuras variando entre 1 a mais de 20 nm, dependendo dos tempos de troca iônica e de exposição ao ar ambiente. O envelhecimento, ao contrário de ser visto como um aspecto negativo, pode ser utilizado como um novo template para aplicações em plasmônica, tendo custos de fabricação baixos e envolvendo um número pequeno de processos de baixa complexidade. Para demonstrar sua aplicabilidade à plasmônica, são apresentadas duas aplicações. A primeira envolvendo a ampliação de sinais de Raman da molécula de prova Rodamina 6G adsorvida, a chamada espectroscopia SERS. A segunda foi a fabricação de redes de difração holográficas (57 mm de período e eficiência de 0,5%), usando 3 pulsos de 2,2 mJ de um laser Nd:YAG Q-Switched. Esta rede pode ser facilmente apagada, reduzindo o óxido de prata em prata metálica, via um tratamento térmico a 80 ºC e o template pode ser preparado novamente para processamento via uma nova oxidação, demonstrando assim sua versatilidade. / The ion-exchange is a simple technique, with low cost, used to modify structure of glasses. Ions from a heated salt as Ag+ are exchanged by ions from the glass superficial region (Na+), which is followed by diffusion process of these ions. As result, these glasses can be used in the production of integrated optical devices as, for example, planar waveguides. However, even this technique and its processes are well grounded in the literature, there are still unexplored niches. Silver waveguides suffer a process, which is preferred to be called “aging”, where the guides exposed to air (room temperature) changed its color owing due to the formation of a layer covering their surfaces. This thesis seeks to investigate this “aging” through various optical and non optical characterization techniques, aiming to determinate the composition and structure of the formed layer. For this purpose, samples were prepared with ion-exchange times of 5, 30 e 120min, using a mixed salt of NaNO3 and 5% molar of AgNO3 at 350 ºC in soda-lime glasses. The aging evolution was monitored by spectrophotometry and spectral ellipsometry during 35 days. Additionally, the samples were also characterized using the techniques of RBS, EDS, XPS, ToF-SIMS, TEM, M-Lines and AFM. These techniques showed that the guides aging, initially involves a migration process of the ions, changing the light guiding and leading to the appearance of one additional mode in the samples (30 and 120min of ion-exchange). After the ions reach the surface of the guide, they aggregate forming silver nanoparticles and in parallel there is also interaction between these nanoparticles with the ambient air, causing the formation of Ag2O. So, there is the growth of a high light absorbance layer in the visible spectrum formed by a mixture of silver nanoparticles and oxide, having thicknesses between 1 to more than 20 nm, depending of ion-exchange and exposure to ambient air times. The aging, unlike be seen as a negative aspect, it can be used as a new template for plasmonic applications, having low costs of manufacture and involving a small number of steps with low complexity. To demonstrate its applicability to plasmonics, two applications are presented. The first involves the amplification of Raman signals from Rhodamine 6G test molecule adsorbed by the sample surface, the called SERS spectroscopy. The second was the fabrication of holographic diffraction gratings (57 mm period and efficiency of 0.5 %) using 3 pulses of 2.2 mJ from a Nd:YAG Q-switched laser. This grating can be easily erased by reducing the silver oxide to metallic silver, through heat treatment at 80 ºC and the template can be prepared again for new processing through oxidation, thus demonstrating its versatility.

Reducing MOSFET dimensions while maintaining a constant supply voltage leads to higher electric fields inside the active regions of VLSI transistors. Operation of micron and submicron MOSFETs in the presence of high-field effects has required design innovations so that a constant supply voltage, acceptable punchthrough voltage, and long-term reliability are possible as device scaling continues. Drain engineering is necessary to cope with the susceptibility of MOSFETs to hot-carrier-related degradation. Reducing the electric fields at the drain end of the channel is critical to device reliability because degradation is related to carrier heating as they traverse regions with field strength in excess of 100 kV/cm. Optimized lightly doped drain (LDD) structures that spread the high electric field at the drain ensure the reliable 5 V operation of micron-sized n-channel MOSFETs. Recent experimental evidence revealed that LDDFETs are less reliable than conventional transistors if the n¯ region is too lightly doped. The JMOS transistor, a new n-MOS structure, is introduced to resolve the reliability problems in LDD devices with peak doping densities below 1 x 1018cm-³. A JFET is merged into the n-MOS structure to reduce the high fields under the gate. Two-dimensional simulations and experimental results demonstrate for the first time the operation of this device and its potential for VLSI applications requiring maximum supply voltage. A major experimental finding is that the JMOS can sustain 5 V operation even for submicron effective channel lengths because of the designer-controlled reduction of the maximum electrical field in the region under the gate traversed by carriers. The modification introduced in the LDD design is advantageous in terms of lower gate and substrate currents. Reliability can potentially be improved but at the expense of performance; however, the advantages of 5 V operation in micron-sized devices can outweigh this performance loss.

Este trabalho apresenta um programa que extrai uma descrição elétrica de um circuito integrado a partir da descrição geométrica de suas máscaras. O extrator, além de identificar os transistores e calcular as suas dimensões, também é capaz de avaliar o valor das resistências e capacitâncias parasíticas. A descrição do circuito pode ser hierárquica, com definições e chamadas de símbolos. O resultado da extração é um netlist hierárquico, usando definições e chamadas de subcircuitos. Os resultados da extração podem ser visualizados no layout do circuito, exibidos em um editor de máscaras, ou desenhados em papel com uma impressora gráfica. / This work presents a program that extracts an electrical description suitable for simulation from the layout of an integrated circuit. The extractor can identify and evaluate the dimensions of the transistors and can also calculate the parasitic resistances and capacitances. The program takes advantage of the hierarchy in the geometrical description of the circuit, generating an hierarchical netlist. A graphical layout editor allows the user to identify the components extracted. The layout with the extracted data may be hard-copied on paper using a graphic printer.

Reducing MOSFET dimensions while maintaining a constant supply voltage leads to higher electric fields inside the active regions of VLSI transistors. Operation of micron and submicron MOSFETs in the presence of high-field effects has required design innovations so that a constant supply voltage, acceptable punchthrough voltage, and long-term reliability are possible as device scaling continues. Drain engineering is necessary to cope with the susceptibility of MOSFETs to hot-carrier-related degradation. Reducing the electric fields at the drain end of the channel is critical to device reliability because degradation is related to carrier heating as they traverse regions with field strength in excess of 100 kV/cm. Optimized lightly doped drain (LDD) structures that spread the high electric field at the drain ensure the reliable 5 V operation of micron-sized n-channel MOSFETs. Recent experimental evidence revealed that LDDFETs are less reliable than conventional transistors if the n¯ region is too lightly doped. The JMOS transistor, a new n-MOS structure, is introduced to resolve the reliability problems in LDD devices with peak doping densities below 1 x 1018cm-³. A JFET is merged into the n-MOS structure to reduce the high fields under the gate. Two-dimensional simulations and experimental results demonstrate for the first time the operation of this device and its potential for VLSI applications requiring maximum supply voltage. A major experimental finding is that the JMOS can sustain 5 V operation even for submicron effective channel lengths because of the designer-controlled reduction of the maximum electrical field in the region under the gate traversed by carriers. The modification introduced in the LDD design is advantageous in terms of lower gate and substrate currents. Reliability can potentially be improved but at the expense of performance; however, the advantages of 5 V operation in micron-sized devices can outweigh this performance loss.

Este trabalho apresenta um programa que extrai uma descrição elétrica de um circuito integrado a partir da descrição geométrica de suas máscaras. O extrator, além de identificar os transistores e calcular as suas dimensões, também é capaz de avaliar o valor das resistências e capacitâncias parasíticas. A descrição do circuito pode ser hierárquica, com definições e chamadas de símbolos. O resultado da extração é um netlist hierárquico, usando definições e chamadas de subcircuitos. Os resultados da extração podem ser visualizados no layout do circuito, exibidos em um editor de máscaras, ou desenhados em papel com uma impressora gráfica. / This work presents a program that extracts an electrical description suitable for simulation from the layout of an integrated circuit. The extractor can identify and evaluate the dimensions of the transistors and can also calculate the parasitic resistances and capacitances. The program takes advantage of the hierarchy in the geometrical description of the circuit, generating an hierarchical netlist. A graphical layout editor allows the user to identify the components extracted. The layout with the extracted data may be hard-copied on paper using a graphic printer.

Os dispositivos analógicos programáveis (FPAAs, do inglês, Field Programmable Analog Arrays), apesar de ainda não terem a mesma popularidade de seus pares digitais (FPGAs, do inglês, Field Programmable Gate Arrays), possuem uma gama de aplicações bastante ampla, que vai desde o condicionamento de sinais em sistemas de instrumentação, até o processamento de sinais de radiofreqüência (RF) em telecomunicações. Porém, ao mesmo tempo em que os FPAAs trouxeram um impressionante ganho na agilidade de concepção de circuitos analógicos, também trouxeram um conjunto de novos problemas relativos ao teste deste tipo de dispositivo. Os FPAAs podem ser divididos em duas partes fundamentais: seus blocos programáveis básicos (CABs, do inglês, Configurable Analog Blocks) e sua rede de interconexões. A rede de interconexões, por sua vez, pode ser dividida em duas partes: interconexões internas (locais e globais entre CABs) e interconexões externas (envolvendo células de I/O). Todas estas partes apresentam características estruturais e funcionais distintas, de forma que devem ser testadas separadamente, pois necessitam que se considerem modelos de falhas, configurações e estímulos de teste específicos para assegurar uma boa taxa de detecção de defeitos. Como trabalhos anteriores já estudaram o teste dos CABs, o foco desta dissertação está direcionado ao desenvolvimento de metodologias que se propõem a testar a rede de interconexões de FPAAs. Apesar das várias diferenças entre as redes de interconexões de FPGAs e FPAAs, muitas também são as semelhanças entre elas, sendo, portanto, indiscutível que o ponto de partida deste trabalho tenha que ser o estudo das muitas técnicas propostas para o teste de interconexões em FPGAs, para posterior adaptação ao caso dos FPAAs. Além disto, embora o seu foco não recaia sobre o teste de CABs, pretende-se utilizá-los como recursos internos do dispositivo passíveis de gerar sinais e analisar respostas de teste, propondo uma abordagem de auto-teste integrado de interconexões que reduza o custo relativo ao equipamento externo de teste. Eventualmente, estes mesmos recursos poderão também ser utilizados para diagnóstico das partes defeituosas. Neste trabalho, utiliza-se como veículo de experimentação um dispositivo específico (Anadigm AN10E40), mas pretende-se que as metodologias de teste propostas sejam abrangentes e possam ser facilmente adaptadas a outros FPAAs comerciais que apresentem redes de interconexão semelhantes.