Orientador: Furio Damiani / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica / Made available in DSpace on 2018-07-14T01:23:14Z (GMT). No. of bitstreams: 1 Nunes_TulioIbanez_M.pdf: 5817305 bytes, checksum: 09382b135257f88dc2716b66be0e8f42 (MD5) Previous issue date: 1991 / Resumo: Este trabalho apresenta os aspectos teóricos e práticos envolvidos na construção de um sistema especialista para verificação de regras elétricas em circuitos integrados de tecnologia CMOS. Inicialmente é feito um estudo sobre os paradigmas e técnicas de construção de sistemas especialistas. É apresentada uma arquitetura de um sistema especialista para verificação de regras. Na apresentação da arquitetura são mostrados os aspectos teóricos das regras elétricas que um circuito deve respeitar. Por fim é apresentado um protótipo do sistema verificador de regras elétricas, implementado em PROLOG, apresentando-se os resultados alcançados / Abstract: Not informed. / Mestrado / Mestre em Engenharia Elétrica

Orientador: Luciano Galvão Coutinho / Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Economia / Made available in DSpace on 2018-07-13T22:59:10Z (GMT). No. of bitstreams: 1 Silva_AnaLuciaGoncalvesda_M.pdf: 4664080 bytes, checksum: 758e5e17628c4a66bea1c5abfbc3446d (MD5) Previous issue date: 1985 / Resumo: Não informado / Abstract: Not informed. / Mestrado / Mestre em Economia

Orientador: Vitor Baranauskas / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica / Made available in DSpace on 2018-07-19T03:45:34Z (GMT). No. of bitstreams: 1 Braga_AnaKatiadeMesquita_M.pdf: 6695457 bytes, checksum: 3b75e674f5c361ba33d70bfa80da108d (MD5) Previous issue date: 1992 / Resumo: Estudamos a foto deposição de ouro a partr 'da solução de HAuCl4 soble lâminas de sillcio t.ipo p, induzida pOI' lasel' de HeNe (632.8nrn). Obsel'vamos que o depósit.o ocol'l'e pl'incipabnent.e pela exclt.ação da int.el'f'ace semicondut.ol'-elet.l'ólit.o, com os f'ót.ons :;el'ando elét.l'ons na banda de condução e t.1'ans:f'el'lndop-aorsa a + - o I'eação Au (a.q> + 1e .. Au (so>. A mOI'f'olo:;iados f'ilrnes foi ident.if'icada pOI' Micl'oscopia Elet.I'Ónica de Varl'edur-a (SEM) e Micl'oscopia de FOl'ça At.ômica (AFM) . Em deposições com a pot.ência do lasel' f'ocalizada ent.l'e 80J.lm~ 2ta.1O~ 240J.lmnot.amos que, na I'e:;iãcoent.l'alo,s át.omos de Au t.endem a deposit.ar-se na fOl'ma cl'ist.alina, com pl'ef'el'enciabnent.e na dil'eção vel't.ical. Nas I'e:;iões :;I'ãos não t.endem a coalescel' pois a mobilidade depósi t.os é muit.o baixa. cl'esciment.o lat.el'ais lat.el'aJ os dos Obsel'vou-se a ocol'l'ência de uma espessur-a limit.e em t.ol'no de 0.9 - 1.0 J.lm,que é at.in:;ida após apl'oximadament.e 5 min de exposição. A :;l'anulomet.l'iamédia da deposição na I'e:;ião cent.ral do feixe é da ol'demde 400 - 900 nrn / Mestrado / Mestre em Engenharia Elétrica

Transistores de Efeito de Campo Sensíveis a Íons (ISFETs) revolucionaram a tecnologia de sensores químicos e de pH por serem pequenos e compatíveis com tecnologias de microfabricação em grande escala. Nós desenvolvemos uma metodologia para fabricar e caracterizar sensores ISFET para medida de pH no laboratório de microeletrônica da UFRGS. Sensores ISFET do tipo NMOS com camadas de silica e alumina foram fabricados com tecnologa CMOS padrão. Transistores de W=1000 m e L=10 m foram fabricados em conjunto para monitorar o processo de fabricação através de medidas de Capacitância- Tensão (C-V) e Corrente-Tensão (I-V). Os dispositivos foram colados em suportes de circuito impresso, manualmente microsoldados e encapsulados com cola epoxy. Com o dispotivo na ponta, o suporte foi conectado a um Analisador de Parâmetros de Semicondutores em conjunto com um eletrodo de referência comercial de Ag/AgCl e imersos em soluções de pH diferente para a realização de medidas de pH. A sensibilidade à variação de pH, definida como a variação na tensão de limiar devido a presença do eletrólito, para os sensores de silica foi de 30mV/pH em ácidos e 24mV/pH para bases. Sensores de alumina tiveram uma performance muito superior e exibiram sensibilidade de 32mV/pH em ácidos e 48mV/pH em bases. A tecnologia de fabricação e o conhecimento experimental desenvolvidos nesse trabalho fornecem uma fundação essencial para projetos de pesquisa locais que buscam a aplicação de sensores de estado sólido no sensoriamento de sistemas químicos ou biológicos.

A redução contínua das dimensões dos circuitos integrados e, consequentemente, de suas interconexões resultam em um grande desafio para a confiabilidade dos circuitos. Novos componentes de falha são esperados pelo aumento da densidade de interconexões, número de camadas e consumo de energia. Eletromigração é um processo onde, devido a interação entre elétrons e íons de metal submetidos a altas densidades de corrente provoca o transporte de partículas de um ponto a outro de uma interconexão. Este trabalho apresenta um estudo dos efeitos da eletromigração nas interconexões de circuitos integrados digitais, visando o entendimento de seu comportamento e buscando estratégias de projeto para mitigar tais efeitos. Foram utilizados diversos circuitos de benchmarks para os experimentos feitos neste trabalho. Estes experimentos consistem em analisar os limites de eletromigração aceitáveis para um determinado tempo de vida útil do circuito. Após esta etapa de análise, um fluxo alternativo de projeto visando a mitigação da eletromigração foi apresentado e aplicado nestas interconexões críticas. Para aplicação do método proposto existem alguns contrapontos, intrínsecos ao projeto de circuitos digitais. Tendo em vista que a correção dos efeitos de eletromigração altera características físicas das interconexões, parâmetros como capacitância, atraso, comprimento de fio e área utilizada podem sofrer alterações e prejudicar características elétricas e de temporização dos circuitos. Além disso, o tempo necessário para aplicação do método não pode ser desconsiderado. Como resultado deste método foi possível reduzir o impacto da eletromigração em todas as interconexões analisadas, chegando a uma redução de até 83% no fluxo de corrente elétrica, em alguns casos. Em outra perspectiva, as demais características dos circuitos tais como capacitância, área e comprimento de fio não sofreram impacto significativo após aplicação do método de correção de eletromigração. Por fim, devido a necessidade de interação com arquivos e customizações do fluxo, o tempo de execução do método envolve trabalho manual não automatizado, o que dificulta mensurar o tempo total de execução do método. Em trabalhos futuros, planeja-se a automação completa do método de mitigação dos efeitos de eletromigração. / The continuous reduction of the dimensions of the integrated circuits and, consequently, their interconnections result in a great challenge for the reliability of the circuits. New fault components are expected by increasing interconnect density, number of layers, and power consumption. Electromigration is a process where, due to the interaction between electrons and metal ions subjected to high current densities causes the transport of particles from one point to another of an interconnection. This work presents a study of the effects of electromigration in the interconnections of digital integrated circuits, aiming the understanding of its behavior and searching for design strategies to mitigate such effects. Several benchmark circuits were used for the experiments done in this work. These experiments consist of analyzing the limits of electromigration acceptable for a certain lifetime of the circuit. After this stage of analysis, an alternative flow of project aimed at the mitigation of electromigration was presented and applied in these critical interconnections. For application of the proposed method there are some counterpoints, intrinsic to the design of digital circuits. Considering that the correction of the effects of electromigration changes physical characteristics of the interconnections, parameters such as capacitance, delay, wire length and area used can undergo changes and impair electrical and timing characteristics of the circuits. In addition, the time required for application of the method can not be disregarded. As a result of this method it was possible to reduce the impact of the electromigration in all analyzed interconnections, reaching a reduction of up to 83% in the electric current flow, in some cases. In another perspective, the other characteristics of the circuits such as capacitance, area, wire length did not suffer significant impact after application of the electromigration correction method. Finally, due to the need for interaction with files and customizations of the flow, the execution time of the method involves non-automated manual work, which makes it difficult to measure the total execution time of the method. In future work, it is planned to fully automate the method of mitigating the effects of electromigration.

O presente trabalho tem como objetivo a avaliação do controle interno do teste em sistemas baseados em núcleos de hardware. No intuito de analisar os problemas e as exigências do teste em SOCs, alguns sistemas são aqui criados utilizando-se a descrição VHDL de um controlador de teste, alguns circuitos benchmarks e uma descrição de um microcontrolador 8051 auto-testável. Problemas referentes ao controle de diferentes estratégias de teste (extemo, scan, BIST, etc) são abordados e formas de resolver estes problemas são descritas. Também abordam-se problemas referentes ao teste em nível de sistema, como por exemplo, requisitos de memória e conexões. Mudanças são sugeridas e implementadas no controlador de teste, a fim de melhorar seu desempenho e flexibilizar seu uso em diversas circunstâncias distintas em termos de requisitos de estratégias de teste. / This work aims at evaluating the internai test control in core-based systems. In order to analyze problems and requirements of testing core-based systems, some systems are herein built making use of a VHDL description of a test controller, of some benchmark circuits and of a description of a self-testing 8051 microcontroller. Problems related to controlling different test strategies (externai testing, scan, BIST, etc) are covered and ways ofsolving those problems are described. Problems related to the system levei testing, such as memory and connection requirements, are also discussed. Changes are proposed and implemented into the test controller, in order to enhance its performance and make its use more flexible to face many different situations in terms o f required test strategies.

Este trabalho constitui a contribuição inicial para o desenvolvimento de um método de concepção de circuitos integrados pré-difundidos, também denominados "gate arrays", no âmbito do CPGCC/UFRGS. Uma nova taxonomia para o estado da arte dos circuitos integrados é proposta, visando situar o escopo do método. Após a elaboração de um breve histórico dos circuitos pré-difundidos, desenvolve-se um estudo genérico sobre métodos de projeto e elabora-se uma proposta de método para este estilo de concepção. Ferramentas implementadas e atividades de suporte à concepção são descritas, bem coma as diretivas para a evolução futura do método. / This work constitutes a first contribution to the development of a design methodology for gate array Integrated circuits in the CPGCC/UFRGS. A novel taxonomy of the state of the art on integrated circuits is proposed, aiming the definition of the scope of the work. After a brief review of gate array evolution, a general approach of design methods is developed, together with the proposal of a specific design method adequate for this design style. The tools implemented, as well as the elaborated design support activities are described. Finally, further directions for the evolution of the design method are presented.

A tecnologia CMOS tem sido amplamente usada na fabricação de circuitos integrados durante ás últimas décadas. Embora, os efeitos de canal curto na região sub-limiar restringem a diminuição do comprimento do canal. Com o uso de dispositivos FinFET, o escalamento continua devido à redução dos efeitos de canal curto, permitindo manter a tendência predecida pela lei de Moore. Um dispositivo derivado do FinFET, conhecido como IG FinFET, possui propriedades que são úteis no projeto de portas lógicas combinacionais. Com dispositivos de gates independentes (IG), arranjos de transistores série/paralelo podem ser realizadas utilizando um único transistor, porém, existe um impacto no atraso e no consumo das redes lógicas resultantes. Neste trabalho, é apresentada uma análise elétrica de atraso e consumo de redes lógicas compactadas usando dispositivos IG FinFET. Diferentes topologias de implementação derivadas da operação de gates independentes foram testadas por meio de simulações elétricas e os resultados mostram que existe um compromisso entre o consumo de potência e o atraso de propagação das redes resultantes. Também foi realizado um estudo do comportamento transiente, descrevendo analíticamente o impacto do atraso devido à redução do número de transistores. A análise realizada anteriormente, foi utilizada para calcular o atraso do caminho crítico de um circuito lógico, mostrando a sua utilidade na análise de atraso em circuitos digitais. / The CMOS planar technology has been used in fabrication of integrated circuits in the last decades. However, short channel effects in the subthreshold operation region are becoming a critical restriction to the channel length reduction. With the use of FinFET devices, the scaling increases due to the reduction of short channel effects. The origin of the FinFET arises from the scaling limitations of planar devices, reducing the short-channel effects and continuing the scaling predicted by the Moore’s Law. A variation of the standard FinFET device is the independent-gate FinFET device (IG FinFET), in which two independently connected gates control an unique channel. In this work, the independentgate device was explored as a circuit element used for the implementation of different combinational logic networks. With independently connected gates, series/parallel arrays could be performed using a single device, but with direct impact in the electrical performance of logic gates. In this work, it is presented the electrical analysis in terms of signal delay propagation and energy consumption of compacted transistor networks. Different topologies derived from the independent-gate operation were tested through electrical simulations and the results demonstrate the existing trade-off between these two parameters. Also, an analytical delay expression was derived for logic networks which use IG FinFETs, deriving analytical expressions for the impact of reducing arrays of series transistors in logic networks. The analytical model for IG devices was tested in a logic data path and compared to SPICE simulation results, showing its utility for the timing analysis of digital circuits.

Com o advento dos processos submicrônicos, a capacidade de integração de transistores tem atingido níveis que possibilitam a construção de um sistema completo em uma única pastilha de silício. Esses sistemas, denominados sistemas integrados, baseiam-se no reuso de blocos previamente projetados e verificados, os quais são chamados de núcleos ou blocos de propriedade intelectual. Os sistemas integrados atuais incluem algumas poucas dezenas de núcleos, os quais são interconectados por meio de arquiteturas de comunicação baseadas em estruturas dedicadas de canais ponto-a-ponto ou em estruturas reutilizáveis constituídas por canais multiponto, denominadas barramentos. Os futuros sistemas integrados irão incluir de dezenas a centenas de núcleos em um mesmo chip com até alguns bilhões de transistores, sendo que, para atender às pressões do mercado e amortizar os custos de projeto entre vários sistemas, é importante que todos os seus componentes sejam reutilizáveis, incluindo a arquitetura de comunicação. Das arquiteturas utilizadas atualmente, o barramento é a única que oferece reusabilidade. Porém, o seu desempenho em comunicação e o seu consumo de energia degradam com o crescimento do sistema. Para atender aos requisitos dos futuros sistemas integrados, uma nova alternativa de arquitetura de comunicação tem sido proposta na comunidade acadêmica. Essa arquitetura, denominada rede-em-chip, baseia-se nos conceitos utilizados nas redes de interconexão para computadores paralelos. Esta tese se situa nesse contexto e apresenta uma arquitetura de rede-em-chip e um conjunto de modelos para a avaliação de área e desempenho de arquiteturas de comunicação para sistemas integrados. A arquitetura apresentada é denominada SoCIN (System-on-Chip Interconnection Network) e apresenta como diferencial o fato de poder ser dimensionada de modo a atender a requisitos de custo e desempenho da aplicação alvo. Os modelos desenvolvidos permitem a estimativa em alto nível da área em silício e do desempenho de arquiteturas de comunicação do tipo barramento e rede-em-chip. São apresentados resultados que demonstram a efetividade das redes-em-chip e indicam as condições que definem a aplicabilidade das mesmas.

Transistores de Efeito de Campo Sensíveis a Íons (ISFETs) revolucionaram a tecnologia de sensores químicos e de pH por serem pequenos e compatíveis com tecnologias de microfabricação em grande escala. Nós desenvolvemos uma metodologia para fabricar e caracterizar sensores ISFET para medida de pH no laboratório de microeletrônica da UFRGS. Sensores ISFET do tipo NMOS com camadas de silica e alumina foram fabricados com tecnologa CMOS padrão. Transistores de W=1000 m e L=10 m foram fabricados em conjunto para monitorar o processo de fabricação através de medidas de Capacitância- Tensão (C-V) e Corrente-Tensão (I-V). Os dispositivos foram colados em suportes de circuito impresso, manualmente microsoldados e encapsulados com cola epoxy. Com o dispotivo na ponta, o suporte foi conectado a um Analisador de Parâmetros de Semicondutores em conjunto com um eletrodo de referência comercial de Ag/AgCl e imersos em soluções de pH diferente para a realização de medidas de pH. A sensibilidade à variação de pH, definida como a variação na tensão de limiar devido a presença do eletrólito, para os sensores de silica foi de 30mV/pH em ácidos e 24mV/pH para bases. Sensores de alumina tiveram uma performance muito superior e exibiram sensibilidade de 32mV/pH em ácidos e 48mV/pH em bases. A tecnologia de fabricação e o conhecimento experimental desenvolvidos nesse trabalho fornecem uma fundação essencial para projetos de pesquisa locais que buscam a aplicação de sensores de estado sólido no sensoriamento de sistemas químicos ou biológicos.