Na presente Dissertação, foram caracterizadas as estruturas dos filmes dielétricos (dióxido de silício) crescidos termicamente sobre carbeto de silício monocristalino (c-SiC) e as interfaces formadas. Através de análises por Espectroscopia de Fotoelétrons Induzidos por Raios X, foi verificada a presença de uma camada interfacial de oxicarbeto de silício, gerado durante a oxidação térmica do c-SiC. Com técnicas de análise com feixe de íons (Análise por Reação Nuclear e Espectroscopia de Retroespalhamento Rutherford em geometria canalizada) foi possível determinar a espessura do filme dielétrico formado através de ajustes das curvas obtidas. Os dados de espessura foram comparados aos obtidos por Microscopia Eletrônica de Transmissão, técnica que também permitiu identificar a interface irregular entre o filme dielétrico e o substrato monocristalino através de imagens de alta resolução. A Espectroscopia de Perda de Energia de Elétrons, auxiliada pela análise de Microscopia Eletrônica de Transmissão-Varredura, permitiu verificar a existência da camada interfacial de oxicarbeto de silício através de pequenas alterações nas curvas obtidas em aquisições em perfil entre o substrato e o filme dielétrico. / In this dissertation, structures of dielectric films (silicon dioxide) thermally grown on single crystal silicon carbide (c-SiC) and the interfaces formed were characterized. An interfacial layer of silicon oxycarbide generated during thermal oxidation of c-SiC was detected through X-ray Photoelectron Spectroscopy analysis. The thickness of the dielectric film formed was determined using ion beam techniques (Nuclear Reaction Analysis and Rutherford Backscattering Spectroscopy in channeling geometry), through adjustments of the obtained curves. The thicknesses data were compared to those obtained by Transmission Electron Microscopy, technique that also identified the irregular interface between the dielectric film and the crystal substrate by High-Resolution images. The Electron Energy Loss Spectroscopy and Scanning Transmission Electron Microscopy analysis allowed to verify the existence of interfacial layer of silicon oxycarbide through small changes in the curves obtained in profile between the substrate and the dielectric film.

Resumo não disponível

THEOPHILO, K. R. B. Estudo das propriedades dielétricas e magnéticas da matriz compósita: SrBi2Nb2O9(SBN)X-BaFe12O9(BFO)1-X. 2011. 104 f. Dissertação (Mestrado em Física) - Centro de Ciências, Universidade Federal do Ceará, Fortaleza, 2011. / Submitted by Giordana Silva (giordana.nascimento@gmail.com) on 2016-10-04T21:53:04Z No. of bitstreams: 1 2011_dis_krbtheophilo.pdf: 4449280 bytes, checksum: 979f28d47e9f7a09fb3720c64bd5d84d (MD5) / Approved for entry into archive by Giordana Silva (giordana.nascimento@gmail.com) on 2016-10-04T21:54:07Z (GMT) No. of bitstreams: 1 2011_dis_krbtheophilo.pdf: 4449280 bytes, checksum: 979f28d47e9f7a09fb3720c64bd5d84d (MD5) / Made available in DSpace on 2016-10-04T21:54:07Z (GMT). No. of bitstreams: 1 2011_dis_krbtheophilo.pdf: 4449280 bytes, checksum: 979f28d47e9f7a09fb3720c64bd5d84d (MD5) Previous issue date: 2011 / In this work we studied the properties of composites based in M-type barium hexaferrites BFO (BaFe12O19) and ferroelectric ceramic SBN (SrBi2Nb2O9). M-type barium hexaferrites (BaFe12O19) come out as a new alternative for the low cost production of ferrofluids, magnetic record media and sensors. Some of its characteristics are high magnetic saturation, high coercivity and good resistance to corrosion. Besides, the SBN (SrBi2Nb2O9) is a ceramic with uncountable applications in devices where ferro-piezoeletrics materials are needed. This material shows a good fatigue resistance, being one of the most liable substitutes for the Lead Zirconate Titanate (PZT) in the ferroelectrics random access memory (FERAM). The magneto-dielectric matrix composite (SrBi2Nb2O9)x(BaFe12O19)100-x, where x stands for 0,25,50,75 and 100 wt% were prepared by a new procedure in the solid state route. Also, it was done a study in the effects of a group of organic (TEOS, PVA and glycerin) binders in the structural properties of the ceramic matrix composites. The composite was analyzed with X-ray diffraction, Raman and Infrared spectroscopy, Mössbauer spectroscopy and scanning electron microscope (SEM) for a better understanding of the microstructural properties. Radiofrequency (RF) dielectric measurements and Impedance analysis, magnetic and electric hysteresis loops, microwave dielectric measures and monopole antenna measures and simulation are discussed as well. / Nesse trabalho, estudamos as propriedades da matriz compósita baseada na hexaferrita de bário do tipo M BFO (BaFe12O19) e da cerâmica ferroelétrica SBN (SrBi2Nb2O9). As hexaferritas de bário do tipo M despontaram como uma nova opção para a produção de baixo custo de ferrofluidos, meios de gravação magnética e sensores. Algumas de suas características são alta magnetização de saturação, alta coercividade e boa resistência à corrosão. Além disso, o SBN (SrBi2Nb2O9) é uma cerâmica com incontáveis aplicações em dispositivos onde materiais ferro-piezoeletricos são necessários. Esse material apresenta uma boa resistência à fadiga sendo um dos principais substitutos do Titanato Zirconato de Chumbo (PZT) nas memórias ferroelétricas de acesso aleatório (FERAM’s). A matriz cerâmica magneto-dielétrica (SrBi2Nb2O9)x(BaFe12O19)100-x, onde x = 25, 50, 75 e 100% do peso, foi preparada pela rota de estado sólido, com moagem e calcinação. Também, foi feito um estudo do efeito de um grupo de ligantes orgânicos (TEOS, PVA, Glicerina) nas propriedades estruturais do material. O compósito foi analisado com difração de raios-X, espectroscopia Raman e do infravermelho, espectroscopia Mössbauer e Microscopia eletrônica de Varredura, para uma melhor compreensão das propriedades estruturais do material. Medidas dielétricas na região de radiofreqüência e microondas, bem como histereses elétricas e magnéticas foram realizadas. Espectroscopia de impedância com variação de temperatura, medidas e simulação de antenas monopolo também foram estudadas nesse trabalho.

Uma rede intra-chip pode oferecer melhor desempenho e escalabilidade do que um barramento tradicional, e, portanto, ela tem sido utilizada como uma arquitetura alternativa de comunicação dentro de um complexo sistema intra-chip. O uso de estruturas tolerantes a falhas em rede intra-chip está crescendo, devido ao fato de ser quase impossível produzir circuitos integrados sem qualquer defeito em tecnologias nanométricas. Consequentemente, o uso de tolerância a falhas é crucial para permitir que circuitos com alguma quantidade de defeitos ainda alcancem o mercado, incrementando o rendimento e o tempo de vida de um chip, além de garantir a correta funcionalidade do dispositivo. Com base nos resultados prévios de teste e diagnóstico, a rede intra-chip pode ter soluções embarcadas tolerante a falhas que podem proporcionar a correta comunicação na rede. Uma estratégia para manipular múltiplos defeitos nas interconexões da rede intra-chip com baixo impacto no atraso da comunicação e em energia é apresentada nesta dissertação. O método tolerante a falhas pode garantir a funcionalidade da rede com múltiplos defeitos em qualquer interconexão, e com múltiplas interconexões defeituosas. As técnicas propostas usam a informação do teste para adaptar o roteamento e o pacote de dados permitindo configurar as características de tolerância a falhas entre as interconexões da rede intra-chip. Uma estratégia de remapeamento pode ser associada para minimizar o impacto de algumas falhas na aplicação. Resultados para a combinação de três diferentes técnicas na rede intra-chip mostram que o atraso na comunicação pode ter impacto mínimo quando comparado com o sistema livre de falhas. Comparações tem mostrado que nossa proposta pode proporcionar uma melhor tolerância a falhas contra falhas permanentes do que Hamming. Nós mostramos que a estratégia proposta tem um impacto reduzido no desempenho e na potência enquanto que uma solução tradicional como código de Hamming tem um impacto significativo. / A Network-on-Chip (NoC) can offer better scalability and performance than a traditional bus, and therefore it has been used as an alternative communication architecture inside of a complex System-on-Chip. The use of fault tolerance structures in NoC is growing, due to the fact that it is almost impossible to manufacture integrated circuits without any defect in nanometer technologies. Consequently, the use of fault tolerance methods is crucial to allow that circuits with some amount of defects still reach the market, increasing yield and the lifetime of a chip, besides ensuring the correct functionality of the device. Based on previous test and diagnosis results, the NoC can have embedded fault-tolerant solutions that can provide the correct communication in the network. A strategy to handle multiple defects in the NoC interconnections with low impact on the communication delay and energy is presented in this thesis. The fault-tolerant method can guarantee the functionally of the NoC with multiple defects in any interconnection, and with multiple faulty interconnections. The proposed techniques use information from testing to adapt the routing and the packet, which allows configuring fault-tolerant features along the NoC interconnections. A remapping strategy can be associated to minimize the impact of some faults in the application. Results for the combination of three different techniques in the NoC show that the communication delay can have minimal impact when compared to a fault-free system. Comparisons have shown that our proposal can provide a better fault tolerance against permanent faults than Hamming code in terms of energy and performance impact. We show that the proposed strategy has a minimized impact in performance and power while a traditional fault-tolerant solution like Hamming code has a significant impact.

Este trabalho apresenta a pesquisa e o desenvolvimento da ferramenta para geração automática de leiautes WTROPIC. O WTROPIC é uma ferramenta para a geração remota, acessível via WWW, de leiautes para circuitos CMOS adequada ao projeto FUCAS e ao ambiente CAVE. O WTROPIC foi concebido a partir de otimizações realizadas na versão 3 da ferramenta TROPIC. É mostrado também, como as otimizações no leiaute do TROPIC foram implementadas e como essas otimizações permitem ao WTROPIC cerca de 10% de redução da largura dos circuitos gerados em comparação ao TROPIC. Como o TROPIC, o WTROPIC é um gerador de macro células CMOS independente de biblioteca. Apresenta-se também, como a ferramenta WTROPIC foi integrada ao ambiente de concepção de circuitos CAVE, as mudanças propostas para metodologia de integração de ferramentas do CAVE que conduzem a uma melhora na qualidade de integração e a padronização das interfaces de usuário e como a síntese física de um leiaute pode ser então realizada remotamente. Dessa maneira, obteve-se uma ferramenta para a concepção de leiautes disponível a qualquer usuário com acesso a internet, mesmo que esse usuário não disponha de uma máquina com elevada capacidade de processamento, normalmente exigido por ferramentas de CAD.

A criptografia assumiu papel de destaque no cotidiano das pessoas, em virtude da necessidade de segurança em inúmeras transações eletrônicas. Em determinadas áreas, a utilização de hardware dedicado à tarefa de criptografia apresenta vantagens em relação à implementação em software, devido principalmente ao ganho de desempenho. Recentemente, o National Institute of Standards and Technology (NIST) publicou o novo padrão norte-americano de criptografia simétrica, chamado de Advanced Encryption Standard (AES). Após um período de aproximadamente 3 anos, no qual várias alternativas foram analisadas, adotou-se o algoritmo Rijndael. Assim, este trabalho apresenta um Soft IP do padrão AES, codificado em VHDL, visando a implementação em FPGA Altera. Todo o projeto foi construído com funções e bibliotecas genéricas, a fim de permitir a posterior implementação sobre outras tecnologias. Foram geradas duas versões: uma priorizando desempenho e outra priorizando a área ocupada nos componentes. Para cada uma das versões, produziu-se um circuito para encriptar e outro para decriptar. O desempenho alcançado em termos de velocidade de processamento superou todos os outros trabalhos publicados na área, sobre a mesma tecnologia. São apresentados os detalhes de implementação, arquiteturas envolvidas e decisões de projeto, bem como todos os resultados. A dissertação contém ainda conceitos básicos de criptografia e uma descrição do algoritmo Rijndael.

O presente trabalho tem como objetivo a avaliação do controle interno do teste em sistemas baseados em núcleos de hardware. No intuito de analisar os problemas e as exigências do teste em SOCs, alguns sistemas são aqui criados utilizando-se a descrição VHDL de um controlador de teste, alguns circuitos benchmarks e uma descrição de um microcontrolador 8051 auto-testável. Problemas referentes ao controle de diferentes estratégias de teste (extemo, scan, BIST, etc) são abordados e formas de resolver estes problemas são descritas. Também abordam-se problemas referentes ao teste em nível de sistema, como por exemplo, requisitos de memória e conexões. Mudanças são sugeridas e implementadas no controlador de teste, a fim de melhorar seu desempenho e flexibilizar seu uso em diversas circunstâncias distintas em termos de requisitos de estratégias de teste. / This work aims at evaluating the internai test control in core-based systems. In order to analyze problems and requirements of testing core-based systems, some systems are herein built making use of a VHDL description of a test controller, of some benchmark circuits and of a description of a self-testing 8051 microcontroller. Problems related to controlling different test strategies (externai testing, scan, BIST, etc) are covered and ways ofsolving those problems are described. Problems related to the system levei testing, such as memory and connection requirements, are also discussed. Changes are proposed and implemented into the test controller, in order to enhance its performance and make its use more flexible to face many different situations in terms o f required test strategies.

A tecnologia CMOS tem sido amplamente usada na fabricação de circuitos integrados durante ás últimas décadas. Embora, os efeitos de canal curto na região sub-limiar restringem a diminuição do comprimento do canal. Com o uso de dispositivos FinFET, o escalamento continua devido à redução dos efeitos de canal curto, permitindo manter a tendência predecida pela lei de Moore. Um dispositivo derivado do FinFET, conhecido como IG FinFET, possui propriedades que são úteis no projeto de portas lógicas combinacionais. Com dispositivos de gates independentes (IG), arranjos de transistores série/paralelo podem ser realizadas utilizando um único transistor, porém, existe um impacto no atraso e no consumo das redes lógicas resultantes. Neste trabalho, é apresentada uma análise elétrica de atraso e consumo de redes lógicas compactadas usando dispositivos IG FinFET. Diferentes topologias de implementação derivadas da operação de gates independentes foram testadas por meio de simulações elétricas e os resultados mostram que existe um compromisso entre o consumo de potência e o atraso de propagação das redes resultantes. Também foi realizado um estudo do comportamento transiente, descrevendo analíticamente o impacto do atraso devido à redução do número de transistores. A análise realizada anteriormente, foi utilizada para calcular o atraso do caminho crítico de um circuito lógico, mostrando a sua utilidade na análise de atraso em circuitos digitais. / The CMOS planar technology has been used in fabrication of integrated circuits in the last decades. However, short channel effects in the subthreshold operation region are becoming a critical restriction to the channel length reduction. With the use of FinFET devices, the scaling increases due to the reduction of short channel effects. The origin of the FinFET arises from the scaling limitations of planar devices, reducing the short-channel effects and continuing the scaling predicted by the Moore’s Law. A variation of the standard FinFET device is the independent-gate FinFET device (IG FinFET), in which two independently connected gates control an unique channel. In this work, the independentgate device was explored as a circuit element used for the implementation of different combinational logic networks. With independently connected gates, series/parallel arrays could be performed using a single device, but with direct impact in the electrical performance of logic gates. In this work, it is presented the electrical analysis in terms of signal delay propagation and energy consumption of compacted transistor networks. Different topologies derived from the independent-gate operation were tested through electrical simulations and the results demonstrate the existing trade-off between these two parameters. Also, an analytical delay expression was derived for logic networks which use IG FinFETs, deriving analytical expressions for the impact of reducing arrays of series transistors in logic networks. The analytical model for IG devices was tested in a logic data path and compared to SPICE simulation results, showing its utility for the timing analysis of digital circuits.

A redução na escala dos semicondutores tem aumentado a suceptibilidade de componentes eletrônicos a radiação. Single event transient (SET) afeta cada vez mais os circuitos integrados. Os efeitos da radiação podem afetar as redes de relógio dos circuitos integrados. Durante o impacto de uma partícula ionizada, a carga pode ser coletada na saída do buffer da rede de relógio e provocar um clock glich, clock jitter e clock skew. Como consequência do impacto, é possivel notar erros no fluxo do controle e no fluxo de dados do sistema. A presente tese investiga a suscetibilidade ao SET nas redes de relógio dos circuitos. Nós estamos interessados nos caminhos mais sensíveis da rede e nos registros que apresentam mais probabilidade de mudar de estado (bit-flip). Alguns bit-flips tem mais probabilidade de provocar uma falha na saída do circuito, enquanto outros podem ser mascarados pela aplicação. Nesta tese propomos uma nova metodologia para identificar os nós mais sensíveis e calcular o soft error rate causado pelo SET nas redes de relógio. Nossa metodologia utiliza uma ferramenta desemvolvida para esta tese chamada EXT-CLK, a ferramenta extrai a rede de relógio dos archivos de desenho do circuito para realizar diferentes simulações de injeção de SET. Como estudo de caso foi selecionado o circuito SRAM arbiter. Centenas de simulações foram feitas com o intuito de identificar os nós mais sensíveis da rede de relógio. Os resultados mostram 17 registros do ciruito SRAM arbiter terem alto índice de suscetibilidade. A informação encontrada nos resultados poderão ajudar os desenhadores a escolher a técnica de mitigação mais apropriada para o circuito antes de ser fabricado. / Technology scaling to semiconductor has increased the radiation-induced susceptibility of electronic devices. Single Event Transient (SET) are becoming increasingly problematic for integrated circuits (ICs). Radiation effects may occur in the clock distribution networks of the ICs. During the strike of an ionizing particle, charge may be collected on the output node of the clock buffer, provoking a clock glitch, clock jitter and clock skew. As consequence of the impact, it is possible to notice errors in the control flow or data flow of the system. This work investigates the SET susceptibility in the clock distribution network of the circuit. We are interested in the most sensitive paths of the network and registers that are most likely to flip in the clock network. Some bit-flips are most likely to provoke a fault in the IC output once a failure occur in those elements. In the present work we propose a new methodology to identify the most sensitive nodes and to calculate the soft error rate due to SET in clock distribution network. This new methodology uses a tool developed in this thesis named EXT-CLK. The tool extracts the clock network from layout design files, to perform different simulations of SET injection in electrical and logic level. The SRAM arbiter circuit has been chosen as a case study. Thousands of electrical simulations have been performed in order to identify the sensitive nodes of the clock network. Results show that 17 registers of SRAM arbiter exhibit high vulnerability factor. This information can help the designers to use some mitigation techniques on those registers before the manufacturing process.

Este trabalho constitui a contribuição inicial para o desenvolvimento de um método de concepção de circuitos integrados pré-difundidos, também denominados "gate arrays", no âmbito do CPGCC/UFRGS. Uma nova taxonomia para o estado da arte dos circuitos integrados é proposta, visando situar o escopo do método. Após a elaboração de um breve histórico dos circuitos pré-difundidos, desenvolve-se um estudo genérico sobre métodos de projeto e elabora-se uma proposta de método para este estilo de concepção. Ferramentas implementadas e atividades de suporte à concepção são descritas, bem coma as diretivas para a evolução futura do método. / This work constitutes a first contribution to the development of a design methodology for gate array Integrated circuits in the CPGCC/UFRGS. A novel taxonomy of the state of the art on integrated circuits is proposed, aiming the definition of the scope of the work. After a brief review of gate array evolution, a general approach of design methods is developed, together with the proposal of a specific design method adequate for this design style. The tools implemented, as well as the elaborated design support activities are described. Finally, further directions for the evolution of the design method are presented.