O padrão H.264 foi desenvolvido pelo JVT, que foi formado a partir de uma união entre os especialistas do VCEG da ITU-T e do MPEG da ISO/IEC. O padrão H.264 atingiu seu objetivo de alcançar as mais elevadas taxas de processamento dentre todos os padrões existentes, mas à custa de um grande aumento na complexidade computacional. Este aumento de complexidade impede, pelo menos na tecnologia atual, a utilização de codecs H.264 implementados em software, quando se deseja a decodi cação de vídeos de alta de nição em tempo real. Essa dissertação propõe uma solução arquitetural de hardware, denominada MoCHA, para compensação de movimento do decodi cador de vídeo de alta de nição, segundo o padrão H.264/AVC. A MoCHA está dividida em três blocos principais, a predição dos vetores de movimento, o acesso à memória e o processamento de amostras. A utilização de uma cache para explorar a redundância dos dados nos acessos à mem ória, em conjunto com melhorias propostas, alcançou economia de acessos à memória superior a 60%, para os casos testados. Quando uma penalidade de um ciclo por troca de linha de memória é imposta, a economia de ciclos de acesso supera os 75%. No processamento de amostras, a arquitetura realiza o processamento dos dois blocos, que dão origem ao bloco bi-preditivo, de forma serial. Dessa forma, são economizados recursos de hardware, uma vez que a duplicação da estrutura de processamento não é requerida. A arquitetura foi validada a partir de simulações, utilizando entradas extraídas de seqüências codi cadas. Os dados extraídos, salvos em arquivos, serviam de entrada para a simulação. Os resultados da simulação foram salvos em arquivos e comparados com os resultados extraídos. O processador de amostras do compensador de movimento foi prototipado na placa XUP Virtex-II Pro. A placa possui um FPGA VP30 da família Virtex-II PRO da Xilinx. O processador PowerPC 405, presente no dispositivo, foi usado para implementar um test bench para validar a operação do processador de amostras mapeado para o FPGA. O compensador de movimento para o decodi cador de vídeo H.264 foi descrito em VHDL, num total de 30 arquivos e cerca de 13.500 linhas de código. A descrição foi sintetizada pelo sintetizador Syplify Pro da Symplicity para o dispositivo XC2VP30-7 da Xilinx, consumindo 8.465 slices, 5.671 registradores, 10.835 LUTs, 21 blocos de memó- ria interna e 12 multiplicadores. A latência mínima para processar um macrobloco é de 233 ciclos, enquanto a máxima é de 590, sem considerar misses na cache. A freqüência máxima de operação foi de 100,5 MHz. A arquitetura projetada é capaz de processar, no pior caso, 36,7 quadros HDTV de 1080 por 1920, inteiramente bi-preditivos, por segundo. Para quadros do tipo P, que não utilizam a bi-predição, a capacidade de processamento sobe para 64,3 quadros por segundo. A arquitetura apresentada para o processamento de quadros bi-preditivos e a hierarquia de memória são, até o momento, inéditas na literatura. Os trabalhos relativos a decodi cadores completos não apresentam a solução para esse processamento. Os resultados apresentados tornam a MoCHA uma solução arquitetural capaz de fazer parte de um decodi cador para vídeos de alta definição.

O presente trabalho tem como objetivo a avaliação do controle interno do teste em sistemas baseados em núcleos de hardware. No intuito de analisar os problemas e as exigências do teste em SOCs, alguns sistemas são aqui criados utilizando-se a descrição VHDL de um controlador de teste, alguns circuitos benchmarks e uma descrição de um microcontrolador 8051 auto-testável. Problemas referentes ao controle de diferentes estratégias de teste (extemo, scan, BIST, etc) são abordados e formas de resolver estes problemas são descritas. Também abordam-se problemas referentes ao teste em nível de sistema, como por exemplo, requisitos de memória e conexões. Mudanças são sugeridas e implementadas no controlador de teste, a fim de melhorar seu desempenho e flexibilizar seu uso em diversas circunstâncias distintas em termos de requisitos de estratégias de teste. / This work aims at evaluating the internai test control in core-based systems. In order to analyze problems and requirements of testing core-based systems, some systems are herein built making use of a VHDL description of a test controller, of some benchmark circuits and of a description of a self-testing 8051 microcontroller. Problems related to controlling different test strategies (externai testing, scan, BIST, etc) are covered and ways ofsolving those problems are described. Problems related to the system levei testing, such as memory and connection requirements, are also discussed. Changes are proposed and implemented into the test controller, in order to enhance its performance and make its use more flexible to face many different situations in terms o f required test strategies.

Uma rede intra-chip pode oferecer melhor desempenho e escalabilidade do que um barramento tradicional, e, portanto, ela tem sido utilizada como uma arquitetura alternativa de comunicação dentro de um complexo sistema intra-chip. O uso de estruturas tolerantes a falhas em rede intra-chip está crescendo, devido ao fato de ser quase impossível produzir circuitos integrados sem qualquer defeito em tecnologias nanométricas. Consequentemente, o uso de tolerância a falhas é crucial para permitir que circuitos com alguma quantidade de defeitos ainda alcancem o mercado, incrementando o rendimento e o tempo de vida de um chip, além de garantir a correta funcionalidade do dispositivo. Com base nos resultados prévios de teste e diagnóstico, a rede intra-chip pode ter soluções embarcadas tolerante a falhas que podem proporcionar a correta comunicação na rede. Uma estratégia para manipular múltiplos defeitos nas interconexões da rede intra-chip com baixo impacto no atraso da comunicação e em energia é apresentada nesta dissertação. O método tolerante a falhas pode garantir a funcionalidade da rede com múltiplos defeitos em qualquer interconexão, e com múltiplas interconexões defeituosas. As técnicas propostas usam a informação do teste para adaptar o roteamento e o pacote de dados permitindo configurar as características de tolerância a falhas entre as interconexões da rede intra-chip. Uma estratégia de remapeamento pode ser associada para minimizar o impacto de algumas falhas na aplicação. Resultados para a combinação de três diferentes técnicas na rede intra-chip mostram que o atraso na comunicação pode ter impacto mínimo quando comparado com o sistema livre de falhas. Comparações tem mostrado que nossa proposta pode proporcionar uma melhor tolerância a falhas contra falhas permanentes do que Hamming. Nós mostramos que a estratégia proposta tem um impacto reduzido no desempenho e na potência enquanto que uma solução tradicional como código de Hamming tem um impacto significativo. / A Network-on-Chip (NoC) can offer better scalability and performance than a traditional bus, and therefore it has been used as an alternative communication architecture inside of a complex System-on-Chip. The use of fault tolerance structures in NoC is growing, due to the fact that it is almost impossible to manufacture integrated circuits without any defect in nanometer technologies. Consequently, the use of fault tolerance methods is crucial to allow that circuits with some amount of defects still reach the market, increasing yield and the lifetime of a chip, besides ensuring the correct functionality of the device. Based on previous test and diagnosis results, the NoC can have embedded fault-tolerant solutions that can provide the correct communication in the network. A strategy to handle multiple defects in the NoC interconnections with low impact on the communication delay and energy is presented in this thesis. The fault-tolerant method can guarantee the functionally of the NoC with multiple defects in any interconnection, and with multiple faulty interconnections. The proposed techniques use information from testing to adapt the routing and the packet, which allows configuring fault-tolerant features along the NoC interconnections. A remapping strategy can be associated to minimize the impact of some faults in the application. Results for the combination of three different techniques in the NoC show that the communication delay can have minimal impact when compared to a fault-free system. Comparisons have shown that our proposal can provide a better fault tolerance against permanent faults than Hamming code in terms of energy and performance impact. We show that the proposed strategy has a minimized impact in performance and power while a traditional fault-tolerant solution like Hamming code has a significant impact.

A redução na escala dos semicondutores tem aumentado a suceptibilidade de componentes eletrônicos a radiação. Single event transient (SET) afeta cada vez mais os circuitos integrados. Os efeitos da radiação podem afetar as redes de relógio dos circuitos integrados. Durante o impacto de uma partícula ionizada, a carga pode ser coletada na saída do buffer da rede de relógio e provocar um clock glich, clock jitter e clock skew. Como consequência do impacto, é possivel notar erros no fluxo do controle e no fluxo de dados do sistema. A presente tese investiga a suscetibilidade ao SET nas redes de relógio dos circuitos. Nós estamos interessados nos caminhos mais sensíveis da rede e nos registros que apresentam mais probabilidade de mudar de estado (bit-flip). Alguns bit-flips tem mais probabilidade de provocar uma falha na saída do circuito, enquanto outros podem ser mascarados pela aplicação. Nesta tese propomos uma nova metodologia para identificar os nós mais sensíveis e calcular o soft error rate causado pelo SET nas redes de relógio. Nossa metodologia utiliza uma ferramenta desemvolvida para esta tese chamada EXT-CLK, a ferramenta extrai a rede de relógio dos archivos de desenho do circuito para realizar diferentes simulações de injeção de SET. Como estudo de caso foi selecionado o circuito SRAM arbiter. Centenas de simulações foram feitas com o intuito de identificar os nós mais sensíveis da rede de relógio. Os resultados mostram 17 registros do ciruito SRAM arbiter terem alto índice de suscetibilidade. A informação encontrada nos resultados poderão ajudar os desenhadores a escolher a técnica de mitigação mais apropriada para o circuito antes de ser fabricado. / Technology scaling to semiconductor has increased the radiation-induced susceptibility of electronic devices. Single Event Transient (SET) are becoming increasingly problematic for integrated circuits (ICs). Radiation effects may occur in the clock distribution networks of the ICs. During the strike of an ionizing particle, charge may be collected on the output node of the clock buffer, provoking a clock glitch, clock jitter and clock skew. As consequence of the impact, it is possible to notice errors in the control flow or data flow of the system. This work investigates the SET susceptibility in the clock distribution network of the circuit. We are interested in the most sensitive paths of the network and registers that are most likely to flip in the clock network. Some bit-flips are most likely to provoke a fault in the IC output once a failure occur in those elements. In the present work we propose a new methodology to identify the most sensitive nodes and to calculate the soft error rate due to SET in clock distribution network. This new methodology uses a tool developed in this thesis named EXT-CLK. The tool extracts the clock network from layout design files, to perform different simulations of SET injection in electrical and logic level. The SRAM arbiter circuit has been chosen as a case study. Thousands of electrical simulations have been performed in order to identify the sensitive nodes of the clock network. Results show that 17 registers of SRAM arbiter exhibit high vulnerability factor. This information can help the designers to use some mitigation techniques on those registers before the manufacturing process.

Este trabalho aborda o design, a fabricação e a caracterização de um sensor óptico de posição, o múltiplo PSD (Position Sensitive Detector). O sensor é composto de 64 PSDs unidimensionais em paralelo. O PSD é um sensor do qual o sinal de saída é uma medida direta do centro de gravidade do spot do feixe de luz que incide sobre ele, devido ao foto-efeito lateral. O múltiplo PSD foi fabricado com tecnologia planar de silício. No processo de fabricação foram utilizadas três máscaras litográficas e realizadas duas implantações iônicas de boro para formação de uma camada tipo-p no substrato de silício tipo-n. O sensor foi caracterizado elétrica e opticamente. Da caracterização elétrica, obtiveram-se informações dos contatos de alumínio e da resistência dos PSDs (resistência média de 570 kΩ), através das medidas I-V. Das medidas I-V feitas entre PSDs vizinhos obteve-se uma tensão de ruptura de 25 V. A caracterização óptica mostrou que os PSDs têm boa linearidade (cerca de 0,1 % de não linearidade) e resolução melhor que 10 μm. Análises com variação de potência do feixe de luz foram realizadas. A partir de 10 μW de potência do feixe, observou-se uma saturação da sensibilidade do PSD em aproximadamente 10 mV/mm e da foto-tensão lateral em aproximadamente 60 mV, quando o feixe estava incidindo num ponto fixo na área ativa a cerca de 5 mm de um contato, numa variação da potência de 78 nW a 65 μW. Medidas de balanceamento com dois feixes também foram realizadas, sendo obtidas funções de transferência com a variação das potências dos dois feixes para distâncias entre feixes de aproximadamente 2 e 11 mm. Elas mostraram que a sensibilidade aumenta com o aumento da potência e a distância entre os feixes. Foram feitas medidas com os dois feixes incidindo em pontos simétricos ao ponto de tensão nula. Alterando a potência de um dos feixes, a foto-tensão lateral varia no mesmo sentido da variação entre as potências dos feixes. Essa medida confirma a utilização do dispositivo como um diferenciador de sinal óptico, que pode ser usado em várias aplicações, e.g. em um espectrômetro diferencial. / This work deals with design, fabrication and characterization of an optical position sensor, so-called multiple PSD. The sensor is made of 64 one-dimensional PSDs made parallel to each other. A Position Sensitive Detector - PSD is a sensor which produces a signal that is a direct measure for the centre of gravity of the incident light beam due to the lateral photo-effect. The silicon planar technology was used to make multiple PSDs. Three photo masks were used in the fabrication process in which two boron ion implantations were employed to make a p-type layer in an n-type silicon substrate. Electrical and optical characterizations were realized on the sensor. From electrical characterization, information about the resistive layer and aluminium contacts on resistive layers was obtained. The mean resistance was 570 kΩ. I-V characteristics were measured between neighbour PSDs, from where one can see the breakdown voltage in about 25 V. The optical characterization showed the PSDs have about 0,1% nonlinearity and resolution better than 10 μm. Analyses with variations of the light beam’s power were made. These measurements showed that for a power from about 10 μW, the PSD sensibility saturated in about 10 mV/mm as well as the lateral photo voltage in about 60 mV, when the light beam was hitting the active area on a fixed point located about 5 mm from a contact, within 78 nW to 65 μW range power. In balancing measurements with two light beams placed about 2 mm (and later 11 mm) away from each other and with power variation, transfer functions were obtained. They showed sensitivity grows with increase of power and distance between the light beams. Measurements with the two beams hitting two symmetrical points to the null voltage point were made, from where one can see lateral voltage is null for beams with the same power. Changing the power of one of the beams, the lateral voltage moves in the same direction of the variation between the beam powers. This result confirms the use of a PSD like an optical differentiator, in this way it can be used in several applications, e.g. in a differential spectrometer.

Na presente Dissertação, foram caracterizadas as estruturas dos filmes dielétricos (dióxido de silício) crescidos termicamente sobre carbeto de silício monocristalino (c-SiC) e as interfaces formadas. Através de análises por Espectroscopia de Fotoelétrons Induzidos por Raios X, foi verificada a presença de uma camada interfacial de oxicarbeto de silício, gerado durante a oxidação térmica do c-SiC. Com técnicas de análise com feixe de íons (Análise por Reação Nuclear e Espectroscopia de Retroespalhamento Rutherford em geometria canalizada) foi possível determinar a espessura do filme dielétrico formado através de ajustes das curvas obtidas. Os dados de espessura foram comparados aos obtidos por Microscopia Eletrônica de Transmissão, técnica que também permitiu identificar a interface irregular entre o filme dielétrico e o substrato monocristalino através de imagens de alta resolução. A Espectroscopia de Perda de Energia de Elétrons, auxiliada pela análise de Microscopia Eletrônica de Transmissão-Varredura, permitiu verificar a existência da camada interfacial de oxicarbeto de silício através de pequenas alterações nas curvas obtidas em aquisições em perfil entre o substrato e o filme dielétrico. / In this dissertation, structures of dielectric films (silicon dioxide) thermally grown on single crystal silicon carbide (c-SiC) and the interfaces formed were characterized. An interfacial layer of silicon oxycarbide generated during thermal oxidation of c-SiC was detected through X-ray Photoelectron Spectroscopy analysis. The thickness of the dielectric film formed was determined using ion beam techniques (Nuclear Reaction Analysis and Rutherford Backscattering Spectroscopy in channeling geometry), through adjustments of the obtained curves. The thicknesses data were compared to those obtained by Transmission Electron Microscopy, technique that also identified the irregular interface between the dielectric film and the crystal substrate by High-Resolution images. The Electron Energy Loss Spectroscopy and Scanning Transmission Electron Microscopy analysis allowed to verify the existence of interfacial layer of silicon oxycarbide through small changes in the curves obtained in profile between the substrate and the dielectric film.

Dissertação (mestrado)—Universidade de Brasília, Centro de Desenvolvimento Sustentável, 2010. / Submitted by Albânia Cézar de Melo (albania@bce.unb.br) on 2011-05-27T14:33:21Z No. of bitstreams: 1 2010_AnaMariaSilvaNeves.pdf: 2644595 bytes, checksum: ec48c5fd594c00509aead8d17307731e (MD5) / Approved for entry into archive by Daniel Ribeiro(daniel@bce.unb.br) on 2011-06-20T18:13:33Z (GMT) No. of bitstreams: 1 2010_AnaMariaSilvaNeves.pdf: 2644595 bytes, checksum: ec48c5fd594c00509aead8d17307731e (MD5) / Made available in DSpace on 2011-06-20T18:13:33Z (GMT). No. of bitstreams: 1 2010_AnaMariaSilvaNeves.pdf: 2644595 bytes, checksum: ec48c5fd594c00509aead8d17307731e (MD5) / O objetivo desta dissertação é prospectar a base de especialistas acadêmicos que trabalham na área de microeletrônica no Brasil, com a finalidade de contribuir na formulação de políticas públicas que viabilizem a inserção, em médio prazo, do setor de semicondutores em um sistema de aprendizado ativo e, em longo prazo, a inserção do País no mercado mundial como um ator global. A escassez de recursos humanos qualificados para o desenvolvimento de projetos e processos de fabricação de CIs no país ainda se configura em um dos principais entraves a serem enfrentados pelo Brasil, bem como a falta de interação entre seus diversos atores que trabalham de forma isolada ou em pequenos grupos, além de gargalos na regulamentação que propiciem um ambiente favorável à dinamização do setor. A motivação central para a realização desta pesquisa foi o fato de que a microeletrônica é uma área multidisciplinar que perpassa diversas cadeias produtivas, possibilitando gerar desenvolvimento econômico de forma sustentável e inovação tecnológica no país de maneira duradoura. Para diminuir o gargalo tecnológico do país em relação à produção e comercialização de produtos de alta complexidade tecnológica, a estratégia de desenvolvimento é atrair empresas de custo médio/baixo que se especializaram em projetos - design houses (DHs), fabricantes de circuitos integrados dedicadas à produção dos CIs, bem como viabilizar a criação de um ambiente atrativo para que essas fábricas possam se estabelecer em território nacional. A lógica das ações analisadas nesta pesquisa é a de inserir o Brasil em nichos do mercado mundial no segmento de semicondutores, ganhando relevo a idéia de constituição de um Sistema Setorial de Aprendizado Ativo para os semicondutores, com o objetivo de produzir inovações e revertêlas em riquezas para o país. O trabalho realizado permitiu identificar onde estão localizados os doutores que atuam na área (instituição de vínculo) e verificar se estes pesquisadores estão articulados/conectados com a finalidade de produzir conhecimento na área de microeletrônica. O resultado obtido poderá gerar conhecimento para que o Estado fomente ações focadas numa capacidade produtiva que possa gerar inovações no setor, viabilizando, no futuro, a inserção do Brasil no mercado mundial como um ator global para o setor de semicondutores. _________________________________________________________________________________ ABSTRACT / The main goal of this M.Sc. dissertation is to prospect the base of academic experts which are working in the microelectronics area in Brazil to contribute in the public policies formulation that make possible the insertion at medium term of the semiconductors sector in an active learning system and at a long term country's insertion in the world market as a global actor. The country’s shortage of human resource qualified for IC manufacturing projects and processes still presents one of the principal problems that this country needs to face, as well as the lack of interaction between its various actors, that work isolated or in small groups and shortcomings in regulations that would provide a favorable environment for the sector’s dynamization. The central motivation to realize this study was the fact that microelectronics is a multidisciplinary field which crosses various productivity chains, which permits a sustained economic development of High Tech; the development strategy is to attract companies with low or medium costs that specialize in projects (Design Houses, DH) and manufacturers dedicated in IC production as well as to facilitate the creation of an attractive environment that permits that these factories establish themselves in the national territory. The aim of the activities analyzed in this study is to insert Brazil in worldwide niche markets in the semiconductor segment, growing the idea of constructing a System Sector of Active Learning for semiconductors, aiming at producing innovations and turning them into country resources. The work was able to identify where the doctors that work in the field work (in terms of organizations), and verified if these researchers are articulated/connected with the goal to produce knowledge in the field of microelectronics. The obtained result could generate knowledge that the country can give support focused activities in a productive capacity that could produce innovations in the sector, permitting the future insertion of Brazil in the World Market as one of the principal actors in the microelectronics sector.

Este trabalho trata da geração de módulos em lógica aleatória em um ambiente de compilação de silício. Apresenta-se uma ferramenta automática de projeto, cuja base é um subconjunto de características da metodologia de concepção de leiaute TRANCA. Esta metodologia é fundamentada, principalmente, na realização de conexões sobre as áreas ativas do circuito. Descreve-se as estratégias de geração e composição de células adotadas pela ferramenta. Estas estratégias resultaram de adaptações de técnicas reconhecidas de síntese automática de leiaute e de outras, desenvolvidas para suportarem as novas vantagens e restrições impostas pela metodologia em uso. Compara-se leiautes gerados automaticamente, com versões "manuais", "Standard Cell" e de outras ferramentas de síntese, constatando-se a compactação de área inerente a adoção da metodologia TRANCA. Projeções realizadas mostram que as vantagens de economia em silício acentuam-se com o uso de todo o potencial da metodologia. Realiza-se uma primeira avaliação dos resultados obtidos pela ferramenta, propondo-se, em função das deficiências observadas, otimizações nos procedimentos utilizados. Apresentam-se, também, sugestões para a síntese automática de leiaute suportando a metodologia como um todo. / This work deals with the generation of random logic modules within a silicon compilation environment. A design automatic tool is presented. Its designbasis is a subset of features of the TRANCA layout methodology, which is mainly based on routing over the circuit gates. The cell-building and cell-composition strategies adopted by the tool are described. They resulted from the adaption of well-established techniques and from other techniques developed to meet the advantages and constraints imposed by the methodology in use. Some automatic layouts are compared to handcrafted versions, Standard Cell layouts and versions by other physical design tools. The results show the area compaction inherent to the adoption of the TRANCA methodology. Accomplished projections show that the advantages of silicon saving increase with the use of the whole potential of the methodology. A first evaluation of the results obtained by the tool takes place. As a function of the observed deficiencies, optimizations for the used procedures are proposed. Suggestions for the layout automatic synthesis using the whole methodology are also presented.

Esta dissertação enquadra-se em um processo de busca de soluções para a geração do leiaute de circuitos integrados que permitam aumentar a qualidade da previsibilidade do comportamento de um circuito após a sua implementação. Isso é importante face ao crescimento dos problemas referentes aos efeitos elétricos adversos que surgem em nanocircuitos, tais como eletromigração, efeito antena, contatos mal formados e outros, assim como o aumento da variabilidade do processo de fabricação em tecnologias submicrônicas. O foco deste trabalho de pesquisa é a busca de soluções regulares através do uso de matrizes de portas lógicas. A experimentação efetuada realiza a geração de uma matriz de portas NAND que viabiliza a implementação de equações lógicas mapeadas para redes de portas NAND e inversores, admitindo-se a parametrização do fanout máximo. Foi desenvolvida uma ferramenta de CAD, o MARTELO, que permite efetuar a geração automática de matrizes de portas lógicas, sendo que a versão inicial está voltada para a geração de matrizes com portas NAND em tecnologia CMOS. Os experimentos efetuados revelam que esta técnica é promissora, sendo apresentados alguns dos resultados obtidos.

Este trabalho se insere na área de teste de sistemas de hardware. O alvo principal é o estudo do comportamento de um circuito roteador de canais telefônicos, parte integrante de um sistema de comunicação mais complexo, na presença de falhas. Neste contexto, o teste em funcionamento do referido circuito roteador é considerado. Na primeira parte deste trabalho são abordados aspectos do teste de circuitos e sistemas, do ponto de vista de sua aplicabilidade, tais como classificação, defeitos e modelos de falhas, simulação, geração de testes e projeto visando o teste. Na segunda parte, relata-se os estudos realizados para implementar o teste em funcionamento do circuito roteador. Nesta etapa são abordados a arquitetura, o modelo de falhas e a metodologia utilizada, os ensaios de detecção de falhas e as técnicas de tolerância a falhas adotadas. O projeto do circuito de chaveamento é apresentado em uma versão utilizando componentes discretos e outra utilizando dispositivos programáveis. Na conclusão deste trabalho são apresentados os resultados obtidos e as perspectivas para trabalhos futuros.