Apesar de o termo Compilador de Silício ser recente, as idéias envolvidas na sua construção são antigas e conhecidas. Este trabalho apresenta todos os passos para a construção do CSAR, um compilador de silício voltado à execusão de operações paralelas. A arquitetura alvo gerada pelo CSAR é distribuída, bem como os algoritmos implementados.

Resumo não disponível

Este trabalho consiste no estudo acerca da técnica de redundância modular tripla usando circuitos aproximados para tolerância a falhas transientes em circuitos digitais. O uso da técnica redundância modular tripla tradicional, conhecida como TMR, garante mascaramento lógico total contra falhas transiente únicas para um dado circuito. No entanto a técnica TMR apresenta um custo extra em área de no mínimo 200% quando comparado com o circuito original. De modo a reduzir o custo extra em área sem comprometer significativamente a cobertura de falhas, a TMR pode usar uma abordagem de circuitos aproximados para gerar módulos redundantes, estes sendo otimizados em área quando comparados com o módulo original. Estudos iniciais desta técnica demonstraram que é possível obter um bom equilíbrio entre custo extra de área e capacidade de mascaramento de falhas. Neste trabalho, aprofundamos a análise desta abordagem utilizando um novo método para computar as funções lógicas aproximadas e a seleção da melhor composição e estrutura dos circuitos aproximados, buscando a maior cobertura a falhas possível. Usamos circuitos TMR compostos por lógica aproximada contendo portas lógicas complexas com lógica aproximada ou com portas lógicas em multi-nível. Todos os testes foram feitos através de injeção de falhas em nível elétrico e em nível lógico. Resultados mostraram que a área pode ser reduzida significativamente, de 200% para próximo de 85%, e ainda sim alcançar um mascaramento de falhas superior a 95%. / This work consists in the study about the fault tolerance technique TMR in conjunction with approximate computing to mitigate transient faults in digital circuits. The use of Triple Modular Redundancy (TMR) with majority voters can guarantee full single fault masking coverage for a given circuit against transient faults. However, it presents a minimum area overhead of 200% compared to the original circuit. In order to reduce area overhead without compromising significantly the fault coverage, TMR can use approximated circuits approach to generate redundant modules that are optimized in area compared to the original module. Initial studies of this technique have shown that it is possible to reach a good balance between fault coverage and area overhead cost. In this work, we do a further analysis of this approach by using a new method to compute approximate functions and to select the best combinations of approximate circuits targeting the highest fault coverage possible. We use TMR circuits composed exclusively by complex gates and multi-level logic gates. All the tests are done using electrical fault injection, using NGSPICE, and in logical level using the fault injection tool designed specifically for this study. Results show that area overhead can be reduced greatly from 200% to 85%and still reaching fault coverage of more than 95%.

Este trabalho tem como foco a aplicação de técnicas de otimização de potência no alto nível de abstração para circuitos CMOS, e em particular no nível arquitetural e de transferência de registrados (Register Transfer Leve - RTL). Diferentes arquiteturas para projetos especificos de algorítmos de filtros FIR e transformada rápida de Fourier (FFT) são implementadas e comparadas. O objetivo é estabelecer uma metodologia de projeto para baixa potência neste nível de abstração. As técnicas de redução de potência abordadas tem por obetivo a redução da atividade de chaveamento através das técnicas de exploração arquitetural e codificação de dados. Um dos métodos de baixa potência que tem sido largamente utilizado é a codificação de dados para a redução da atividade de chaveamento em barramentos. Em nosso trabalho, é investigado o processo de codificação dos sinais para a obtenção de módulos aritméticos eficientes em termos de potência que operam diretamente com esses códigos. O objetivo não consiste somente na redução da atividade de chavemanto nos barramentos de dados mas também a minimização da complexidade da lógica combinacional dos módulos. Nos algorítmos de filtros FIR e FFT, a representação dos números em complemento de 2 é a forma mais utilizada para codificação de operandos com sinal. Neste trabalho, apresenta-se uma nova arquitetura para operações com sinal que mantém a mesma regularidade um multiplicador array convencional. Essa arquitetura pode operar com números na base 2m, o que permite a redução do número de linhas de produtos parciais, tendo-se desta forma, ganhos significativos em desempenho e redução de potência. A estratégia proposta apresenta resultados significativamente melhores em relação ao estado da arte. A flexibilidade da arquitetura proposta permite a construção de multiplicadores com diferentes valores de m. Dada a natureza dos algoritmos de filtro FIR e FFT, que envolvem o produto de dados por apropriados coeficientes, procura-se explorar o ordenamento ótimo destes coeficientes nos sentido de minimizar o consumo de potência das arquiteturas implementadas.

Este trabalho apresenta a proposta de um editor de diagramas hierárquico e colaborativo. Este editor tem por objetivo permitir a especificação colaborativa de circuitos através de representações gráficas. O Blade (Block And Diagram Editor), como foi chamado, permite especificações em nível lógico, usando esquemas lógicos simples, bem como esquemas hierárquicos. Ao final da montagem do circuito, a ferramenta gera uma descrição textual do sistema num formato netlist padrão. A fim de permitir especificações em diferentes níveis de abstração, o editor deve ser estendido a outras formas de diagramas, portanto seu modelo de dados deve ter flexibilidade a fim de facilitar futuras extensões. O Blade foi implementado em Java para ser inserido no Cave, um ambiente distribuído de apoio ao projeto de circuitos integrados, através do qual a ferramenta pode ser invocada e acessada remotamente. O Cave disponibiliza um serviço de colaboração que foi incorporado na ferramenta e através do qual o editor suporta o trabalho cooperativo, permitindo que os projetistas compartilhem dados de projeto, troquem mensagens de texto e, de forma colaborativa, construam uma representação gráfica do sistema. Objetivando fundamentar a proposta da nova ferramenta, é apresentado um estudo sobre ferramentas gráficas para especificação de sistemas, mais especificamente sobre editores de esquemáticos. A partir dessa revisão, do estudo do ambiente Cave e da metodologia de colaboração a ser suportada, fez-se a especificação do editor, a partir da qual implementou-se o protótipo do Blade. Além do editor, este trabalho contribuiu para a construção de uma API, um conjunto de classes Java que será disponibilizado no Cave e poderá ser utilizado no desenvolvimento de novas ferramentas. Foram realizados estudos sobre técnicas de projeto orientado a objeto, incluindo arquiteturas de software reutilizáveis e padrões de projeto de software, que foram utilizados na modelagem e na implementação da ferramenta, a fim de garantir a flexibilidade do editor e a reusabilidade de suas classes. Este trabalho também contribui com um estudo de modelagem de primitivas de projeto de sistemas. No modelo orientado a objetos utilizado no editor, podem ser encontradas construções muito utilizadas em diferentes ferramentas de projeto de sistemas, tais como hierarquia de projeto e instanciação de componentes e que, portanto, podem ser reutilizadas para a modelagem de novas ferramentas.

Apesar de o termo Compilador de Silício ser recente, as idéias envolvidas na sua construção são antigas e conhecidas. Este trabalho apresenta todos os passos para a construção do CSAR, um compilador de silício voltado à execusão de operações paralelas. A arquitetura alvo gerada pelo CSAR é distribuída, bem como os algoritmos implementados.

Resumo não disponível

Esta tese propõe o desenvolvimento de um método de estimativa de capacitâncias e de potência consumida nos circuitos combinacionais CMOS, no nível de portas lógicas. O objetivo do método é fazer uma previsão do consumo de potência do circuito na fase de projeto lógico, o que permitirá a aplicação de técnicas de redução de potência ou até alteração do projeto antes da geração do seu leiaute. A potência dinâmica consumida por circuitos CMOS depende dos seguintes parâmetros: tensão de alimentação, freqüência de operação, capacitâncias parasitas e atividades de comutação em cada nodo do circuito. A análise desenvolvida na Tese, propõe que a potência seja dividida em duas componentes. A primeira componente está relacionada ao consumo de potência devido às capacitâncias intrínsecas dos transistores, que por sua vez estão relacionadas às dimensões dos transistores. Estas capacitâncias intrínsecas são concentradas nos nodos externos das portas e manifestam-se em função das combinações dos vetores de entrada. A segunda componente está relacionada às interconexões entre as células do circuito. Para esta etapa utiliza-se a estimativa do comprimento médio das interconexões e as dimensões tecnológicas para estimar o consumo de potência. Este comprimento médio é estimado em função do número de transistores e fanout das várias redes do circuito. Na análise que trata das capacitâncias intrínsecas dos transistores os erros encontrados na estimativa da potência dissipada estão no máximo em torno de 11% quando comparados ao SPICE. Já na estimativa das interconexões a comparação feita entre capacitâncias de interconexões estimadas no nível lógico e capacitâncias de interconexões extraídas do leiaute apresentou erros menores que 10%.

Este trabalho consiste no estudo acerca da técnica de redundância modular tripla usando circuitos aproximados para tolerância a falhas transientes em circuitos digitais. O uso da técnica redundância modular tripla tradicional, conhecida como TMR, garante mascaramento lógico total contra falhas transiente únicas para um dado circuito. No entanto a técnica TMR apresenta um custo extra em área de no mínimo 200% quando comparado com o circuito original. De modo a reduzir o custo extra em área sem comprometer significativamente a cobertura de falhas, a TMR pode usar uma abordagem de circuitos aproximados para gerar módulos redundantes, estes sendo otimizados em área quando comparados com o módulo original. Estudos iniciais desta técnica demonstraram que é possível obter um bom equilíbrio entre custo extra de área e capacidade de mascaramento de falhas. Neste trabalho, aprofundamos a análise desta abordagem utilizando um novo método para computar as funções lógicas aproximadas e a seleção da melhor composição e estrutura dos circuitos aproximados, buscando a maior cobertura a falhas possível. Usamos circuitos TMR compostos por lógica aproximada contendo portas lógicas complexas com lógica aproximada ou com portas lógicas em multi-nível. Todos os testes foram feitos através de injeção de falhas em nível elétrico e em nível lógico. Resultados mostraram que a área pode ser reduzida significativamente, de 200% para próximo de 85%, e ainda sim alcançar um mascaramento de falhas superior a 95%. / This work consists in the study about the fault tolerance technique TMR in conjunction with approximate computing to mitigate transient faults in digital circuits. The use of Triple Modular Redundancy (TMR) with majority voters can guarantee full single fault masking coverage for a given circuit against transient faults. However, it presents a minimum area overhead of 200% compared to the original circuit. In order to reduce area overhead without compromising significantly the fault coverage, TMR can use approximated circuits approach to generate redundant modules that are optimized in area compared to the original module. Initial studies of this technique have shown that it is possible to reach a good balance between fault coverage and area overhead cost. In this work, we do a further analysis of this approach by using a new method to compute approximate functions and to select the best combinations of approximate circuits targeting the highest fault coverage possible. We use TMR circuits composed exclusively by complex gates and multi-level logic gates. All the tests are done using electrical fault injection, using NGSPICE, and in logical level using the fault injection tool designed specifically for this study. Results show that area overhead can be reduced greatly from 200% to 85%and still reaching fault coverage of more than 95%.

Apesar de o termo Compilador de Silício ser recente, as idéias envolvidas na sua construção são antigas e conhecidas. Este trabalho apresenta todos os passos para a construção do CSAR, um compilador de silício voltado à execusão de operações paralelas. A arquitetura alvo gerada pelo CSAR é distribuída, bem como os algoritmos implementados.