Resumo não disponível

Este trabalho consiste no estudo acerca da técnica de redundância modular tripla usando circuitos aproximados para tolerância a falhas transientes em circuitos digitais. O uso da técnica redundância modular tripla tradicional, conhecida como TMR, garante mascaramento lógico total contra falhas transiente únicas para um dado circuito. No entanto a técnica TMR apresenta um custo extra em área de no mínimo 200% quando comparado com o circuito original. De modo a reduzir o custo extra em área sem comprometer significativamente a cobertura de falhas, a TMR pode usar uma abordagem de circuitos aproximados para gerar módulos redundantes, estes sendo otimizados em área quando comparados com o módulo original. Estudos iniciais desta técnica demonstraram que é possível obter um bom equilíbrio entre custo extra de área e capacidade de mascaramento de falhas. Neste trabalho, aprofundamos a análise desta abordagem utilizando um novo método para computar as funções lógicas aproximadas e a seleção da melhor composição e estrutura dos circuitos aproximados, buscando a maior cobertura a falhas possível. Usamos circuitos TMR compostos por lógica aproximada contendo portas lógicas complexas com lógica aproximada ou com portas lógicas em multi-nível. Todos os testes foram feitos através de injeção de falhas em nível elétrico e em nível lógico. Resultados mostraram que a área pode ser reduzida significativamente, de 200% para próximo de 85%, e ainda sim alcançar um mascaramento de falhas superior a 95%. / This work consists in the study about the fault tolerance technique TMR in conjunction with approximate computing to mitigate transient faults in digital circuits. The use of Triple Modular Redundancy (TMR) with majority voters can guarantee full single fault masking coverage for a given circuit against transient faults. However, it presents a minimum area overhead of 200% compared to the original circuit. In order to reduce area overhead without compromising significantly the fault coverage, TMR can use approximated circuits approach to generate redundant modules that are optimized in area compared to the original module. Initial studies of this technique have shown that it is possible to reach a good balance between fault coverage and area overhead cost. In this work, we do a further analysis of this approach by using a new method to compute approximate functions and to select the best combinations of approximate circuits targeting the highest fault coverage possible. We use TMR circuits composed exclusively by complex gates and multi-level logic gates. All the tests are done using electrical fault injection, using NGSPICE, and in logical level using the fault injection tool designed specifically for this study. Results show that area overhead can be reduced greatly from 200% to 85%and still reaching fault coverage of more than 95%.

Esta tese propõe o desenvolvimento de um método de estimativa de capacitâncias e de potência consumida nos circuitos combinacionais CMOS, no nível de portas lógicas. O objetivo do método é fazer uma previsão do consumo de potência do circuito na fase de projeto lógico, o que permitirá a aplicação de técnicas de redução de potência ou até alteração do projeto antes da geração do seu leiaute. A potência dinâmica consumida por circuitos CMOS depende dos seguintes parâmetros: tensão de alimentação, freqüência de operação, capacitâncias parasitas e atividades de comutação em cada nodo do circuito. A análise desenvolvida na Tese, propõe que a potência seja dividida em duas componentes. A primeira componente está relacionada ao consumo de potência devido às capacitâncias intrínsecas dos transistores, que por sua vez estão relacionadas às dimensões dos transistores. Estas capacitâncias intrínsecas são concentradas nos nodos externos das portas e manifestam-se em função das combinações dos vetores de entrada. A segunda componente está relacionada às interconexões entre as células do circuito. Para esta etapa utiliza-se a estimativa do comprimento médio das interconexões e as dimensões tecnológicas para estimar o consumo de potência. Este comprimento médio é estimado em função do número de transistores e fanout das várias redes do circuito. Na análise que trata das capacitâncias intrínsecas dos transistores os erros encontrados na estimativa da potência dissipada estão no máximo em torno de 11% quando comparados ao SPICE. Já na estimativa das interconexões a comparação feita entre capacitâncias de interconexões estimadas no nível lógico e capacitâncias de interconexões extraídas do leiaute apresentou erros menores que 10%.

Orientador: Carlos Alberto dos Reis Filho / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica / Made available in DSpace on 2018-07-21T06:10:17Z (GMT). No. of bitstreams: 1 Moreno_RobsonLuiz_M.pdf: 4856281 bytes, checksum: 27623fdcb60b3c46a03378f3fcb22f46 (MD5) Previous issue date: 1996 / Resumo: Este trabalho é composto por dois ítens principais. Primeiro, a proposição de uma nova configuração de um circuito "Sample-and-Hold', que tem como principal característica o cancelamento da tensão de offset e como segundo ítem, é apresentado um macromodelo que implementa o cálculo do erro causado pela injeção de carga em chaves NMOS. O trabalho está organizado da seguinte forma: No capítulo 1 é apresentado uma visão geral das técnicas mais utilizadas para construção de circuitos "Sample-and-Hold". No Capítulo 2, é apresentado um resumo das principais técnicas de cancelamento ou compensação da tensão de offset em amplificadores operacionais MOS. No Capítulo 3 é feita a proposição de um Macromodelo que visa o cálculo do erro causado pela injeção de carga que ocorre no momento de desligamento de chaves MOS. O Macromodelo, utiliza comandos SPICE e é implementado em ambiente Mentor Graphics. No Capítulo 4 é feita a apresentação de uma nova configuração de um circuito "Sample-and-Hold". Neste ponto é feita uma descrição funcional do novo circuito, incluindo resultados de simulação SPICE (ACCDSIM) e o layout do circuito integrado (CI) que será realizado utilizando o processo l.2um CMOS da AMS (Austria Micro System). Além do capítulos mencionados, foram incluidos três Apêndices. O primeiro, Apêndice A, inclui as listagens dos subcircuitos que compoem o macromodelo, o segundo, Apêndice B, corresponde às cópias de dois artigos, resultantes deste trabalho, que foram apresentados em congressos internacionais, e por fim o terceiro Apêndice apresenta a descrição SPICE do circuito obtido após extração do layout final / Abstract: Not informed / Mestrado / Mestre em Engenharia Elétrica

Orientador: Carlos Alberto dos Reis Filho / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-07-22T04:06:27Z (GMT). No. of bitstreams: 1 Fruett_Fabiano_M.pdf: 6399885 bytes, checksum: 5b280da2e1e888c9fc005100cebca515 (MD5) Previous issue date: 1997 / Resumo: Este trabalho descreve a implementação de um circuito integrado para ser utilizado como núcleo de um Voltímetro Vetorial analógico, visando aplicações em análises de vibrações. O Voltímetro Vetorial baseia-se no método Wattimétrico[8] e determina em coordenadas cartesianas a amplitude e fase de um sinal que está em sincronismo com uma referência externa, em determinada frequência. O texto está organizado da seguinte forma: No capítulo 1 é apresentado um resumo das principais técnicas utilizadas em circuitos geradores de senóide. No capitulo 2, é apresentado um exemplo de utilização do método Wattimétrico, em que baseia-se o Voltímetro Vetorial. No capítulo 3 é enfocado o gerador senoidal de Gilbert e a influência da corrente de base dos transistores bipolares em seu funcionamento. No capítulo 4 é proposta a utilização dos transistores PNP laterais do processo AMS-CMOS 1.2J.1m(poço N), no gerador senoidal, avaliando seu emprego no Voltímetro Vetorial, comparando o desempenho com a versão do circuito que utiliza os transistores bipolares da tecnologia BiCMOS. No capítulo 5 é feita a análise gráfica do Voltímetro Vetorial e a implementação de seu modelo matemático. No capítulo 6 são enfocados os circuitos auxiliares, de conversão Tensão-Corrente e Corrente-Tensão utilizados respectivamente na entrada e saída do circuito final do Voltímetro Vetorial ...Observação: O resumo, na íntegra, poderá ser visualizado no texto completo da tese digital / Abstract: This work describes the implementation of an integrated circuit to be used as the core of an analog Vector Voltmeter, which is applied in vibration analysis. The Vector Voltmeter is based on the Wattimeter method and determines in cartesian coordinate the amplitude and phase of a signal that is in phase with an external reference at a given frequency / Mestrado / Mestre em Engenharia Elétrica

Este trabalho apresenta a proposta de um editor de diagramas hierárquico e colaborativo. Este editor tem por objetivo permitir a especificação colaborativa de circuitos através de representações gráficas. O Blade (Block And Diagram Editor), como foi chamado, permite especificações em nível lógico, usando esquemas lógicos simples, bem como esquemas hierárquicos. Ao final da montagem do circuito, a ferramenta gera uma descrição textual do sistema num formato netlist padrão. A fim de permitir especificações em diferentes níveis de abstração, o editor deve ser estendido a outras formas de diagramas, portanto seu modelo de dados deve ter flexibilidade a fim de facilitar futuras extensões. O Blade foi implementado em Java para ser inserido no Cave, um ambiente distribuído de apoio ao projeto de circuitos integrados, através do qual a ferramenta pode ser invocada e acessada remotamente. O Cave disponibiliza um serviço de colaboração que foi incorporado na ferramenta e através do qual o editor suporta o trabalho cooperativo, permitindo que os projetistas compartilhem dados de projeto, troquem mensagens de texto e, de forma colaborativa, construam uma representação gráfica do sistema. Objetivando fundamentar a proposta da nova ferramenta, é apresentado um estudo sobre ferramentas gráficas para especificação de sistemas, mais especificamente sobre editores de esquemáticos. A partir dessa revisão, do estudo do ambiente Cave e da metodologia de colaboração a ser suportada, fez-se a especificação do editor, a partir da qual implementou-se o protótipo do Blade. Além do editor, este trabalho contribuiu para a construção de uma API, um conjunto de classes Java que será disponibilizado no Cave e poderá ser utilizado no desenvolvimento de novas ferramentas. Foram realizados estudos sobre técnicas de projeto orientado a objeto, incluindo arquiteturas de software reutilizáveis e padrões de projeto de software, que foram utilizados na modelagem e na implementação da ferramenta, a fim de garantir a flexibilidade do editor e a reusabilidade de suas classes. Este trabalho também contribui com um estudo de modelagem de primitivas de projeto de sistemas. No modelo orientado a objetos utilizado no editor, podem ser encontradas construções muito utilizadas em diferentes ferramentas de projeto de sistemas, tais como hierarquia de projeto e instanciação de componentes e que, portanto, podem ser reutilizadas para a modelagem de novas ferramentas.

Orientador : Jacobus Willibrordus Swart / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-08-03T22:19:34Z (GMT). No. of bitstreams: 1 Turatti_LuizGustavo_M.pdf: 2051902 bytes, checksum: d4fc79e9175a260702dd39d3be7bee28 (MD5) Previous issue date: 2003 / Mestrado

Orientador : Bernard Waldman / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica / Made available in DSpace on 2018-07-13T21:47:06Z (GMT). No. of bitstreams: 1 Araujo_GuidoCostaSouzade_M.pdf: 7097802 bytes, checksum: 3989d5131b3e9436f6f55fc6d620a10e (MD5) Previous issue date: 1990 / Resumo: Com a drástica diminuição das dimensões nas novas gerações de transistores MOS VLSI, um aumento considerável de efeitos dimensionais no comportamento destes dispositivos tem surgido. Isto traz como conseqüência imediata, a impossibilidade de utilização dos modelos clássicos analíticos no projeto e no estudo destes transistores. A proposta deste trabalho é a de desenvolver um simulador bidimensional para transistores MOSFET de canal curto, que permita uma caracterização precisa destes dispositivos em equilíbrio termodinâmico. Nesta situação, a influência de efeitos dimensionais sobre VT pode ser melhor estudada, possibilitando assim a obtenção de uma primeira aproximação para o projeto destes dispositivos / Mestrado / Mestre em Engenharia Elétrica

Orientador: Jose Antonio Siqueira Dias / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica / Made available in DSpace on 2018-07-13T21:48:44Z (GMT). No. of bitstreams: 1 Fernandes_LucianoSzezerbaty_M.pdf: 3859245 bytes, checksum: 6847fdd07b7fdfda7c549e8eeda8b270 (MD5) Previous issue date: 1987 / Resumo: Este trabalho descreve o estudo realizado sobre a fabricação de sensores integrados no Laboratório de Eletrônica e Dispositivos (LED), utilizando-se a Tecnologia Bipolar convencional para a fabricação de circuitos integrados. São analisados dois tipos de sensores térmicos que operam em um Degrau de Temperatura Constante (DTC). Um dos sensores é baseado na deteção de diferenças de temperaturas induzidas pelo fluxo sobre a superfície aquecida de um "chip" (sensor direcional). O outro é baseado na perda de calor para o fluxo. Ambos sensores são fabricados em lâminas de Si. São mostrados os resultados obtidos para um fluxo de Nitrogênio seco e apresentadas as curvas de calibração para o elemento sensor baseado na perda de calor. Também são discutidos os possíveis aperfeiçoamentos nos sensores desenvolvidos / Abstract: This work describes the study done about the production of integrated sensors at the Laboratório de Eletrônica e Dispositivos (LED), using conventional Bipolar Technology for IC fabrication. Two types of thermal sensors, both operating at a Constant-Temperature Step (CTS), are analysed. One of the sensors is based on the detection olsmall temperature-induced differences over the heated surface of a chip (directional sensor). The other one is based on the heat loss to the flux. Both sensors are made using Silícon wafers. Results obtained for a dry Nitrogen flux are given. Calibration measurements for the heat loss type sensor are presented and, also, possible improvements on the developed sensors are indicated. / Mestrado / Mestre em Engenharia Elétrica

Orientador: Jose Antonio Siqueira Dias / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica / Made available in DSpace on 2018-07-16T20:17:24Z (GMT). No. of bitstreams: 1 Silva_MarlyGuimaraesda_M.pdf: 5811416 bytes, checksum: db9914fbc0a77fc2ea804355b5265431 (MD5) Previous issue date: 1988 / Resumo: Os circuitos integrados analógicos de pequena e media complexidade podem, a exemplo dos circuitos digitais, ser confeccionados usando circuitos integrados semidedicados ("semi-custom"). Com esta técnica o projetista necessita apenas realizar as interconexões entre os dispositivos pré-difundidos na lâmina de silício. Entre as várias vantagens da utilização desta metodologia de projeto, podemos citar: baixo custo; rapidez na execução do projeto; rapidez na correção de algum eventual erro no projeto; rapidez na confecção do circuito integrado. Neste trabalho apresentamos o projeto de um "chip semi-custom" do tipo ¿array¿-analógico, em tecnologia bipolar, bem como o desenvolvimento de um suporte de C.A.D. dedicado ao "array"-analógico projetado. Este C.A.D., denominado "Array-Software", consiste de Editor Gráfico, Extrator de Interconexões, Verificador de Regras de Projeto a nível de metalização e Gerador de Padrões para cortes de máscara em Rubylith, compatível com o sistema usado no LED/UNICAMP. Por fim, analisamos os resultados obtidos nos ensaios de implementação de funções analógicas típicas, com o auxílio das ferramentas de projeto desenvolvidas / Abstract: Analog SSI and MSI Integrated Circuits. as the digital circuits, can be fabricated with semi-custom master-slíces. When using this technique, the design engineer needs only to make the ínterconnectíon of pre-diffused devices on the silicon wafer. Among the advantages of using this lmethodology. we can mention: low cost. fast design turn-around time. easy and quick correction of eventual mistakes. extremely fast processing turn-around for the IC. This work presents the design of an analog-array in bipolar technology and the development of a CAO suport for this master-slice. The CAO consists of a Graphics Editor, a Circuit Extractor,a Design Rule Checker and Pattern Generator, that is compatible with the Rubylith art-work generator system that is currently being used in the LED/UNICAMP. Finally, the results obtained with the complete design cycle with some typical analog cells implemented in the ànalog-array are discussed. / Mestrado / Mestre em Engenharia Elétrica