The robust popularization of 3D videos noticed along the last decade, allied to the omnipresence of smart mobile devices handling multimedia-capable features, has led to intense development and research focusing on efficient 3D-video encoding techniques, display technologies, and 3D-video capable mobile devices. In this scenario, the Multiview Video Coding (MVC) standard is key enabler of the current 3D-video systems by leading to meaningful data reduction through advanced encoding techniques. However, real-time MVC encoding for high definition videos demands high processing performance and, consequently, high energy consumption. These requirements are attended neither by the performance budget nor by the energy envelope available in the state-of-the-art mobile devices. As a result, the realization of MVC targeting mobile systems has been posing serious challenges to industry and academia. The main goal of this thesis is to propose and demonstrate energy-efficient MVC solutions to enable high-definition 3D-video encoding on mobile battery-powered embedded systems. To expedite high performance under severe energy constraints, this thesis proposes jointly considering energy-efficient optimizations at algorithmic and architectural levels. On the one hand, extensive application knowledge and data analysis was employed to reduce and control the MVC complexity and energy consumption at algorithmic level. On the other hand, hardware architectures specifically designed targeting the proposed algorithms were implemented applying low-power design techniques, dynamic voltage scaling, and application-aware dynamic power management. The algorithmic contribution lies in the MVC energy reduction by shorten the computational complexity of the energy-hungriest encoder blocks, the Mode Decision and the Motion and Disparity Estimation. The proposed energy-efficient algorithms take advantage of the video properties along with the strong correlation available within the 3D-Neighborhood (spatial, temporal and disparity) space in order to efficiently reduce energy consumption. Our Multi-Level Fast Mode Decision defines two complexity reduction operation modes able to provide, on average, 63% and 71% of complexity reduction, respectively. Additionally, the proposed Fast ME/DE algorithm reduces the complexity in about 83%, for the average case. Considering the run-time variations posed by changing coding parameters and video content, an Energy-Aware Complexity Adaptation algorithm is proposed to handle the energy versus coding efficiency tradeoff while providing graceful quality degradation under severe battery draining scenarios by employing asymmetric video coding. Finally, to cope with eventual video quality losses posed by the energy-efficient algorithms, we define a video quality management technique based on our Hierarchical Rate Control. The Hierarchical Rate Control implements a frame-level rate control based on a Model Predictive Controller able to increase in 0.8dB (Bjøntegaard) the overall video quality. The video quality is increased in 1.9dB (Bjøntegaard) with the integration of the basic unit-level rate control designed using Markov Decision Process and Reinforcement Learning. Even though the energy-efficient algorithms drive to meaningful energy reduction, hardware acceleration is mandatory to reach the energy-efficiency demanded by the MVC. Aware of this requirement, this thesis brings architectural solutions for the Motion and Disparity Estimation unit focusing on energy reduction while attending real-time throughput requirements. To achieve the desired results, as shown along this volume, there is a need to reduce the energy related to the ME/DE computation and related to the intense memory communication. Therefore, the ME/DE architectures incorporate the Fast ME/DE algorithm in order to reduce the computational complexity while the memory hierarchy was carefully designed to find the optimal energy tradeoff between external memory accesses and on-chip video memory size. Statistical analysis where used to define the size and organization of the on-chip cache memory while avoiding increased memory misses and the consequent data retransmission. A prefetching technique based on search window prediction also supports the reduction of external memory access. Moreover, a memory power gating technique based on dynamic search window formation and an application aware power management were proposed to reduce the static energy consumption related to on-chip video memory. To implement these techniques a SRAM memory featuring multiple power states was used. The architectural contribution contained in this thesis extends the state-of-the-art by achieving real-time ME/DE processing for 4-views HD1080p running at 300MHz and consuming 57mW.

Este trabalho descreve uma ferramenta de implementação automática, o Gerador de Partes Operativas. A ferramenta encontra-se inserida em uma metodologia de projeto, que por sua vez é voltada para uma certa classe de circuitos. Primeiramente, é estuda a metodologia, assim como são tecidas considerações em relação ao projeto automático de sistemas. A busca de modelos de sistemas digitais eficientes, sua formalização e uma proposta de método de implementação são também abordados. Através de estudos em relação a diferentes implementações de algoritmos em silício surge a realização de diferentes circuitos, que serão a base da ferramenta. Finalmente, é apresentada a ferramenta, que tem como características básicas a independência de tecnologia, a parametrização elétrica e topològica e a avaliação elétrica embutida. Os procedimentos que lograram atingir estas características são detalhados, apresentando-se exemplos de utilização da ferramenta. / This work describes an automatic implementati n tool, the Gerador de Partes Operativas (data path generator). The tool belongs to a design methodology, which is tuned to a certain class of circuit. The methodology used is studies, and some considerations over the implementation problem are apresented. The search for efficient digital systems models is also studied, and a proposition for thelr automatic imp lementation is formalized. Different implementations of algorithms in silicon lead to different circuits, whose study Is the base for this tool. Finally, the tool it self is showed, having independence, electrical and compositional parameters and an embbebed electrical evaluator. The steps used to reach these features are shown, as well as examples of the use of the tool.

Este trabalho trata da geração de elipses a nível de primitivas, em dispositivos de exibição gráfica. O desenvolvimento foi embasado em uma descrição inicial das características de "hardware" dos sistemas gráficos em geral. O projeto e implementação deverão ser enquadrados no Sistema de Computação Gráfica, projeto em desenvolvimento no CPGCC, mas podem ser utilizados em qualquer sistema gráfico com geração pontual. O algoritmo de geração das elipses foi desenvolvido a partir de processos de funcionamento de analisadores diferenciais digitais interligados para geração de círculos, modificada a fim de se obter pontos a velocidade quase-constante. A implementação compreende duas partes: a montagem completa do circuito, empregando-se componentes TTL comerciais; e o projeto de um circuito integrado correspondente a um módulo da unidade operacional, ou seja, um circuito "bit-slice" para geração de circunferências. A descrição inclui as estruturas verticais e horizontais da tecnologia I2L, características do circuito padrão e técnicas de projeto para integração. / The main purpose of this work is the generation of ellipsis, as primitives, in graphic display devices. Its development is based on an initial description of the hardware features of general graphic systems. The original design and implementation will be part of the Computer Graphics System, which is being developed at CPGCC, but it can be adapted to any other Graphic System with dot generation. The algorithm for ellipsis generation was developed with basis on the functional processes of digital differential analyzers interconnected to calculate circles, but modified to provide points in almost-constant speed. The implementation activities were of two kind: one, was the complete circuit, using standard TTL components; and the other, was the design of an integrated circuit corresponding to an operating unit module, i.e., a bit-slice circuit for circle generation. The description includes vertical and horizontal structures of the I2L technology, the gate-array characteristics and design techniques for integration.

Este trabalho apresenta o LIT, uma ferramenta de auxílio ao projeto de circuitos integrados analógicos que utiliza a técnica da associação trapezoidal de transistores (TAT) sobre uma matriz digital pré-difundida. A principal característica é a conversão de cada transistor simples de um circuito analógico em uma associação TAT equivalente, seguido da síntese automática do leiaute da associação séria-paralela de transistores. A ferramenta é baseada na matriz SOT (sea-of-transistors), cuja arquitetura é voltada para o projeto de circuitos digitais. A matriz é formada somente por transistores unitários de canal curto de dimensões fixas. Através da técnica TAT, entretanto, é possível criar associações série-paralelas cujo comportamento DC aproxima-se dos transistores de dimensões diferentes dos unitários. O LIT é capaz de gerar automaticamente o leiaute da matriz SOT e dos TATs, além de células analógicas básicas, como par diferencial e espelho de corrente, respeitando as regras de casamento de transistores. O cálculo dos TATs equivalentes também é realizado pela ferramenta. Ela permite a interação com o usuário no momento da escolha da melhor associação. Uma lista de possíveis associações é fornecida, cabendo ao projetista escolher a melhor. Além disso, foi incluído na ferramenta um ambiente gráfico para posicionamento das células sobre a matriz e um roteador global automático. Com isso, é possível realizar todo o fluxo de projeto de um circuito analógico com TATs dentro do mesmo ambiente, sem a necessidade de migração para outras ferramentas. Foi realizado também um estudo sobre o cálculo do TAT equivalente, sendo que dois métodos foram implementados: aproximação por resistores lineares (válida para transistores unitários de canal longo) e aproximação pelo modelo analítico da corrente de dreno através do modelo BSIM3. Três diferentes critérios para a escolha da melhor associação foram abordados e discutidos: menor diferença de corrente entre o TAT e o transistor simples, menor número de transistores unitários e menor condutância de saída. Como circuito de teste, foi realizado o projeto com TATs de um amplificador operacional de dois estágios (amplificador Miller) e a sua comparação com o mesmo projeto utilizando transistores full-custom. Os resultados demonstram que se pode obter bons resultados usando esta técnica, principalmente em termos de desempenho em freqüência. A contribuição da ferramenta LIT ao projeto de circuitos analógicos reside na redução do tempo de projeto, sendo que as tarefas mais suscetíveis a erro são automatizadas, como a geração do leiaute da matriz e das células e o roteamento global. O ambiente de projeto, totalmente gráfico, permite que mesmo projetistas analógicos menos experientes realizem projetos com rapidez e qualidade. Além disso, a ferramenta também pode ser usada para fins educacionais, já que as facilidades proporcionadas ajudam na compreensão da metodologia de projeto.

Este trabalho apresenta um estudo, implementação e simulação de geradores de sinais analógicos usando-se circuitos digitais, em forma de CORE, integrando-se este com o microprocessador Risco. As principais características procuradas no gerador de sinais são: facilidade de implementação em silício, programabilidade tanto em freqüência quanto em amplitude, qualidade do sinal e facilidade de integração com um microprocessador genérico. Foi feito um estudo sobre a geração convencional de sinais analógicos, dando-se ênfase em alguns tipos específicos de circuitos como circuitos osciladores sintonizados, multivibradores, geradores de sinais triangulares e síntese de freqüência digital direta. Foi feito também um estudo sobre conversão digital-analógica, onde foram mostrados alguns tipos básicos de conversores D/A. Além disso foram abordadas questões como a precisão desses conversores, tipos digitais de conversores digitalanalógico, circuitos geradores de sinais e as fontes mais comuns de erros na conversão D/A. Dando-se ênfase a um tipo específico de conversor D/A, o qual foi utilizado nesse trabalho, abordou-se a questão da conversão sigma-delta, concentrando-se principalmente no ciclo de formatação de ruído. Dentro desse assunto foram abordados o laço sigma-delta, as estruturas de realimentação do erro, estruturas em cascata, e também o laço quantizador. Foram abordados vários circuitos digitais capazes de gerar sinais analógicos, principalmente senóides. Além de geradores de senóides simples, também se abordou a geração de sinais multi-tom, geração de outros tipos de sinais baseando-se no gerador de senóides e também foi apresentado um gerador de funções. Foram mostradas implementações e resultados dessas. Iniciando-se pelo microprocessador Risco, depois o gerador de sinais, o teste deste, a integração do microprocessador com o gerador de sinais e finalmente a implementação standard-cell do leiaute desse sistema. Por fim foram apresentadas conclusões, comentários e sugestões de trabalhos futuros baseando-se no que foi visto e implementado nesse trabalho.

No presente trabalho são investigadas experimental e teoricamente as propriedades ópticas e estruturais de compostos orgânicos derivados da família hidroxifenil benzazolas visando aplicações em diodos orgânicos emissores de luz. Este trabalho baseou-se no estudo do efeito da incorporação de um radical isotiocianato nas moléculas 2-(2’-hidroxifenil)benzimidazola, 2-(2’-hidroxifenil)benzoxazola, 2-(2’-hidroxifenil)benzotiazolas. Além disso, investigou-se o efeito da remoção da ligação de hidrogênio intramolecular responsável pela ESIPT da molécula 2-(4’-isotiocianato 2’- hidroxifenil)benzotiazol. Foram realizados experimentos de absorção e fotoluminescência para verificar as energias de excitação e fluorescência dos compostos, bem como o deslocamento Stokes. As propriedades ópticas e estruturais também foram investigadas teoricamente utilizando uma abordagem computacional de cálculos de primeiros princípios, baseados na Teoria do Funcional da Densidade (DFT), implementados no programa Gaussian. Foi feita uma investigação da estrutura geométrica molecular, obtendo-se as distâncias interatômicas, estrutura dos orbitais eletrônicos, valores dos orbitais moleculares HOMO e LUMO, vibrações moleculares, e frequências dos modos vibracionais. Através da espectroscopia Raman foram obtidas as frequências dos modos vibracionais Raman ativos, que puderam ser comparados com os resultados teóricos da simulação. Após a caracterização a molécula 2-(4’-isotiocianato-2’- hidroxifenil) benzazol denominado 4OITC, foi escolhida para a construção de um Diodo Orgânico Emissor de Luz (OLED). Foram obtidos os espectros de foto e eletroluminescência dos diferentes dispositivos construídos, com objetivo de entender como as diferentes camadas do OLED interagem. / In this work the optical and structural properties of organic compounds derived from hydroxyphenyl benzoxazol family are investigated experimentally and theoretically aiming at applications in Organic Light Emitting Diodes. The work is based upon the study of the effect of incorporating an isothiocyanate moiety in the molecule 2-(2'-hydroxyphenyl)benzimidazole, 2-(2'-hydroxyphenyl)benzoxazole, 2-(2'-hydroxyphenyl) benzothiazole. Furthermore, it was investigated the effect of removing the bonding of the intramolecular hydrogen responsible for ESIPT of the molecule 2- (4'-isothiocyanate 2'-hydroxyphenyl) benzothiazole. Absorption and photoluminescence experiments were performed to verify the excitation energy and the fluorescence of the compounds, as well as the Stokes shift. Optical and structural properties were also investigated theoretically using a computational approach of first principles calculations based on Density Functional Theory (DFT) implemented in Gaussian program. An investigation of molecular geometric structure was made, obtaining the interatomic distances, structure of the electronic orbitals, the molecular orbitals HOMO and LUMO values, molecular vibrations and frequencies of the vibrational modes. Through Raman spectroscopy were obtained the frequencies of the Raman active vibrational modes which could be compared with the theoretical simulation results. After it characterized, the molecule 2-(4'-isothiocyanate-2'-hydroxyphenyl)benzoxazole, called 4OITC, was chosen for the construction of an Organic Light Emitting Diode (OLED). The photo and electroluminescence spectra from the different devices built were obtained, in order to understand how the different layers of the OLED interact.

Os erros transientes nos bits de memória de configuração dos FPGAs baseados em SRAM são um tema importante devido ao efeito de persistência e a possibilidade de gerar falhas de funcionamento no circuito implementado. Sempre que um bit de memória de configuração é invertido, o erro transiente será corrigido apenas recarregando o bitstream correto da memória de configuração. Se o bitstream correto não for recarregando, erros transientes persistentes podem se acumular nos bits de memória de configuração provocando uma falha funcional do sistema, o que consequentemente, pode causar uma situação catastrófica. Este cenário se agrava no caso de falhas múltiplas, cuja probabilidade de ocorrência é cada vez maior em novas tecnologias nano-métricas. As estratégias tradicionais para lidar com erros transientes na memória de configuração são baseadas no uso de redundância modular tripla (TMR), e na limpeza da memória (scrubbing) para reparar e evitar a acumulação de erros. A alta eficiência desta técnica para mascarar perturbações tem sido demonstrada em vários estudos, no entanto o TMR visa apenas mascarar falhas individuais. Porém, a tendência tecnológica conduz à redução das dimensões dos transistores o que causa o aumento da susceptibilidade a falhos. Neste novo cenário, as falhas multiplas são mais comuns que as falhas individuais e consequentemente o uso de TMR pode ser inapropriado para ser usado em aplicações de alta confiabilidade. Além disso, sendo que a taxa de falhas está aumentando, é necessário usar altas taxas de reconfiguração o que implica em um elevado custo no consumo de potência. Com o objetivo de lidar com falhas massivas acontecidas na mem[oria de configuração, este trabalho propõe a utilização de um sistema de redundância múltipla composto de n módulos idênticos que operam em conjunto, conhecido como (nMR), e um inovador votador auto-adaptativo que permite mascarar múltiplas falhas no sistema. A principal desvantagem do uso de redundância modular é o seu elevado custo em termos de área e o consumo de energia. No entanto, o problema da sobrecarga em área é cada vez menor devido à maior densidade de componentes em novas tecnologias. Por outro lado, o alto consumo de energia sempre foi um problema nos dispositivos FPGA. Neste trabalho também propõe-se um modelo para prever a sobrecarga de potência causada pelo uso de redundância múltipla em FPGAs baseados em SRAM. A capacidade de tolerar múltiplas falhas pela técnica proposta tem sido avaliada através de experimentos de radiação e campanhas de injeção de falhas de circuitos para um estudo de caso implementado em um FPGA comercial de tecnologia de 65nm. Finalmente, é demostrado que o uso de nMR em FPGAs é uma atrativa e possível solução em termos de potencia, área e confiabilidade medida em unidades de FIT e Mean Time between Failures (MTBF). / Soft errors in the configuration memory bits of SRAM-based FPGAs are an important issue due to the persistence effect and its possibility of generating functional failures in the implemented circuit. Whenever a configuration memory bit cell is flipped, the soft error will be corrected only by reloading the correct configuration memory bitstream. If the correct bitstream is not loaded, persistent soft errors can accumulate in the configuration memory bits provoking a system functional failure in the user’s design, and consequently can cause a catastrophic situation. This scenario gets worse in the event of multi-bit upset, whose probability of occurrence is increasing in new nano-metric technologies. Traditional strategies to deal with soft errors in configuration memory are based on the use of any type of triple modular redundancy (TMR) and the scrubbing of the memory to repair and avoid the accumulation of faults. The high reliability of this technique has been demonstrated in many studies, however TMR is aimed at masking single faults. The technology trend makes lower the dimensions of the transistors, and this leads to increased susceptibility to faults. In this new scenario, it is commoner to have multiple to single faults in the configuration memory of the FPGA, so that the use of TMR is inappropriate in high reliability applications. Furthermore, since the fault rate is increasing, scrubbing rate also needs to be incremented, leading to the increase in power consumption. Aiming at coping with massive upsets between sparse scrubbing, this work proposes the use of a multiple redundancy system composed of n identical modules, known as nmodular redundancy (nMR), operating in tandem and an innovative self-adaptive voter to be able to mask multiple upsets in the system. The main drawback of using modular redundancy is its high cost in terms of area and power consumption. However, area overhead is less and less problem due the higher density in new technologies. On the other hand, the high power consumption has always been a handicap of FPGAs. In this work we also propose a model to prevent power overhead caused by the use of multiple redundancy in SRAM-based FPGAs. The capacity of the proposal to tolerate multiple faults has been evaluated by radiation experiments and fault injection campaigns of study case circuits implemented in a 65nm technology commercial FPGA. Finally we demonstrate that the power overhead generated by the use of nMR in FPGAs is much lower than it is discussed in the literature.

Circuitos integrados VLSI (Very Large Scale Integration) usando nanotecnologia demandam novos materiais, estruturas, metodologias de projeto e ferramentas de CAD para lidar com os problemas decorrentes do processo de fabricação, tais como variabilidade. Alguns tipos de concepção são mais ou menos robustos às variações de processo ou ambientais, quer sistemáticas ou aleatórias. Esta pesquisa avalia os tipos de projeto de circuitos integrados e os aspectos que podem ajudar a melhorar a capacidade de fabricação e desempenho nas futuras gerações de dispositivos. Neste contexto, é fundamental avaliar como será o comportamento da tecnologia FinFET em tecnologias além de 20nm. A tecnologia FinFET é candidata a substituir a tecnologia CMOS planar no processo de fabricação. Obter informações preditivas sobre o comportamento desta tecnologia no projeto de células é importante tanto para projetistas como para desenvolvedores de ferramentas de EDA. Esta tese explora tipos de projeto de células básicas com tecnologia FinFET. São objetivos principais a caracterização do desempenho temporal e potência, tanto dinâmica como estática, assim como a identificação dos principais parâmetros geométricos em tecnologias FinFET cuja variabilidade afete as características elétricas e a avaliação da robustez destas células aos efeitos de variabilidade de processo. A primeira contribuição deste trabalho é a exploração de tipos de projeto possíveis com a tecnologia FinFET, tais como o projeto com FinFET de 4 terminais nos estilos Short-Gate, Independent-Gate e Low-Power. Estas células foram caracterizadas e modeladas de forma a serem inseridas em um fluxo de síntese regular e comparadas com células em tecnologia bulk CMOS. A segunda contribuição deste trabalho é a identificação das principais fontes de variabilidade e a tendência de comportamento em tecnologias FinFET sub-20nm. Até o momento da elaboração deste documento, a pesquisa de estado-da-arte aponta que este foi o primeiro trabalho a investigar em nível elétrico o impacto da variabilidade em parâmetros geométricos e elétricos na potência dinâmica e estática de dispositivos FinFET sub-20nm. Finalmente, a terceira contribuição deste trabalho é quantificar a influência das flutuações da função trabalho do metal de gate em FinFETs nas tecnologias sub-20nm, traçando um panorama preditivo dos efeitos da variabilidade em tecnologias sub-20nm. / Integrated circuits VLSI (Very Large Scale Integration) using nanotechnology require new materials, structures, design methodologies and CAD tools to address the problems caused by the manufacturing process, such as variability. Some design types are more or less robust to process variations or environmental either systematic or random. This research evaluates the types and aspects of integrated circuit designs that can help to improve manufacturing capacity and performance in future generations. In this context, it is essential to assess what will be the behavior of FinFET technology technologies beyond 20nm. The FinFET technology is a candidate to replace the planar CMOS technology in the manufacturing process. To obtain predictive information about the behavior of this technology in cell design is important for both designers and developers of EDA tools. This work explores basic types of cell design with FinFET technology. Main objectives are to characterize timing and power, both dynamic and static, as well as the identification of the main geometrical parameters in FinFET technologies whose variability affects the electrical characteristics and evaluate the robustness of these cells to process variability effects. The first contribution of this work is the exploration of possible project types with FinFET technology, such as FinFET design with 4 terminals in styles Short-Gate, Independent-Gate and Low-Power. These cells were characterized and modeled in order to be inserted into one regular synthesis flow and compared with cells in bulk CMOS technology. The second contribution of this work is to identify the main sources of variability and the pattern of behavior in FinFET technology sub-20nm. By the time of this writing, the state of the art research shows that this is the first study to investigate in electrical level the variability impact of electrical and geometrical parameters in the dynamic and static power of FinFET devices sub-20nm. The third contribution of this work is to quantify the influence of metal gate workfunction fluctuations of FinFETs in sub-20nm technologies, tracing a predictive picture of the effects of variability in sub-20nm technologies.

Este trabalho abor da um e studo de algoritmo s e arquiteturas de um Analisador de Interconexões. Várias alternativas possíveis são discutidas e uma análise de custo e desempenho é feita. Alguns dos algoritmos e arquiteturas propostos parecem ser novos se comparados à literatura publicada. Um dos algoritmos foi completamente simulado para auxiliar a análise de desempenho e para demonstrar a interface com o usuário em uma aplicação comercial. / This work deals with a study of algorithms and architectures of an Interconnection Analyzer. Several possible alternatives are discussed and an analysis of cost and performance is carried out. Some of the prop osed algorithms and architectures seems to be new when compared to the published literature. One of the algorithms was fully simulated to help the performance analysis and to demonstrate the user interface in a commercial application.

Este trabalho faz uma análise ampla sobre os algoritmos de posicionamento. Diversos são extraídos da literatura e de publicações recentes de posicionamento. Eles foram implementados para uma comparação mais precisa. Novos métodos são propostos, com resultados promissores. A maior parte dos algoritmos, ao contrário do que costuma encontrar-se na literatura, é explicada com detalhes de implementação, de forma que não fiquem questões em aberto. Isto só possível pela forte base de implementação por trás deste texto. O algorítmo de Fidduccia Mateyeses, por exemplo, é um algorítmo complexo e por isto foi explicado com detalhes de implementação. Assim como uma revisão de técnicas conhecidas e publicadas, este trabalho oferece algumas inovações no fluxo de posicionamento. Propõe-se um novo algorítimo para posicionamento inicial, bem como uma variação inédita do Cluster Growth que mostrta ótimos resultados. É apresentada uma série de evoluções ao algorítmo de Simulated Annealling: cálculo automático de temperatura inicial, funções de perturbação gulosas (direcionadas a força), combinação de funções de perturbação atingindo melhores resultados (em torno de 20%), otimização no cálculo de tamanho dos fios (avaliação das redes modificadas e aproveitamento de cálculos anteriores, com ganhos em torno de 45%). Todas estas modificações propiciam uma maior velocidade e convergência do método de Simulated Annealling. É mostrado que os algorítmos construtivos (incluindo o posicionador do Tropic, baseado em quadratura com Terminal Propagation) apresentam um resultado pior que o Simulated Annealling em termos de qualidade de posicionamento às custas de um longo tempo de CPD. Porém, o uso de técnicas propostas neste trabalho, em conjunto com outras técnicas propostas em outros trabalhos (como o trabalho de Lixin Su) podem acelerar o SA, de forma que a relação qualidade/tempo aumente.