Orientador : Nelson Castro Machado / Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Matematica, Estatistica e Ciencia da Computação / Made available in DSpace on 2018-07-14T02:51:37Z (GMT). No. of bitstreams: 1 Anido_RicardodeOliveira_M.pdf: 1655453 bytes, checksum: c0e8f1e54953825c25e58251f365a02c (MD5) Previous issue date: 1983 / Resumo: As estações remotas disponíveis para o sistema DEC-10,até o presente, são implementadas em computadores de pequeno e médio porte, atreladas a pacotes fechados de "software", a um custo bastante alto. O presente trabalho consiste no estudo da estrutura de comunicação do sistema DEC-10 com suas estações remotas tipo DC72NP, e a especificação e desenvolvimento de uma estação remota funcionalmente equivalente, mas utilizando um microprocessador de baixo custo (INTEL 8088). Está incluída a descrição do protocolo a quatro níveis usado na comunicação DEC-10 - estação remota: nível físico, nível de enlace (DDCMP), nível de rede (NCL) e nível de aplicação. São ainda descritas a arquitetura do "hardware" construído (capaz de suportar console, impressora e até sete terminais assíncronos) e a estrutura modular do software desenvolvido. / Abstract: Remote Job Entry Stations(RJEs) commonly the DEC-10 system are implemented using relatively available for expensive mini-computers, such as PDP-8 and PDP-ll. This paper presents the specification and implementation of a RJE functionally equivalent to the commercial system" DC72NP. The proposed system supports a console, "a printer and up to seven asynchronous terminals, ahd its advantage is the use a low cost microprocessor, the INTEL 8088. Included are a description of the hardware, the RJE's operating system and the communication protocol, which is defined as a multi-layered system of four levels: physical layer, link layer (DDCMP), network layer (NCL) and application layer. / Mestrado / Mestre em Ciência da Computação

Orientador : Marcio Luiz de Andrade Netto / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia de Campinas / Made available in DSpace on 2018-07-16T11:23:09Z (GMT). No. of bitstreams: 1 Suguiy_Takao_M.pdf: 1264254 bytes, checksum: 6134000c8294db85c94bc41c7da45f85 (MD5) Previous issue date: 1980 / Resumo: Descreve-se neste trabalho, o projeto e a implementação de uma rede hierárquica de microprocessadores desenvolvida no laboratório de microcomputadores do Departamento de Engenharia Elétrica FEC - UNICAMP. Tal projeto tem por finalidade a utilização didática e a realização de pesquisas na área de controle de processos industriais por computadores, tanto em seus aspectos "hardware" como no desenvolvimento da programação necessária para o efetivo aproveitamento dos recursos à disposição / Abstract: Not informed / Mestrado / Mestre em Ciências

Orientador: Ricardo José de Oliveira Carvalho. / Dissertação (mestrado) - Universidade Regional de Blumenau, Centro de Ciências Tecnológicas, Programa de Pós-Graduação em Engenharia Elétrica.

Tese de mestrado integrado. Engenharia Electrotécnica e de Computadores - Major Automação. Faculdade de Engenharia. Universidade do Porto. 2008

Made available in DSpace on 2015-09-01T02:05:15Z (GMT). No. of bitstreams: 1 000474345-Texto+Completo-0.pdf: 3978955 bytes, checksum: aa0f35953c5bc355cef3bfc0576e2a44 (MD5) Previous issue date: 2015 / Mechanisms for fault-tolerance in MPSoCs are mandatory to cope with defects during fabrication or faults during product lifetime. For instance, permanent faults on the interconnect network can stall or crash applications, even though the MPSoCs’ network has alternative faultfree paths to a given destination. Runtime Fault Tolerance provide self-organization mechanisms to continue delivering their processing services despite defective cores due to the presence of permanent and/or transient faults throughout their lifetime. This Thesis presents a runtime layered approach to a fault-tolerant MPSoC, where each layer is responsible for solving one part of the problem. The approach is built on top of a novel small specialized network used to search fault-free paths. The first layer, named physical layer, is responsible for the fault detection and fault isolation of defective routers. The second layer, named the network layer, is responsible for replacing the original faulty path by an alternative fault-free path. A fault-tolerant routing method executes a path search mechanism and reconfigures the network to use the faulty-free path. The third layer, named transport layer, implements a fault-tolerant communication protocol that triggers the path search in the network layer when a packet does not reach its destination. The last layer, application layer, is responsible for moving tasks from the defective processing element (PE) to a healthy PE, saving the task’s internal state, and restoring it in case of fault while executing a task. Results at the network layer, show a fast path finding method. The entire process of finding alternative paths takes typically less than 2000 clock cycles or 20 microseconds. In the transport layer, different approaches were evaluated being capable of detecting a lost message and start the retransmission. The results show that the overhead to retransmit the message is 2. 46X compared to the time to transmit a message without fault, being all other messages transmitted with no overhead. For the DTW, MPEG, and synthetic applications the average-case application execution overhead was 0. 17%, 0. 09%, and 0. 42%, respectively. This represents less than 5% of the application execution overhead worst case. At the application layer, the entire fault recovery protocol executes fast, with a low execution time overhead with no faults (5. 67%) and with faults (17. 33% - 28. 34%). / Mecanismos de tolerância a falhas em MPSoCs são obrigatórios para enfrentar defeitos ocorridos durante a fabricação ou falhas durante a vida útil do circuito integrado. Por exemplo, falhas permanentes na rede de interconexão do MPSoC podem interromper aplicações mesmo que a rede tenha caminhos sem falha para um determinado destino. A tolerância a falhas em tempo de execução fornece mecanismos de auto-organização para continuar a oferecer serviços de processamento apesar de núcleos defeituosos devido à presença de falhas permanentes e/ou transitórias durante toda a vida dos chips. Esta Tese apresenta uma abordagem em camadas para um MPSoC tolerante a falhas, onde cada camada é responsável por resolver uma parte do problema. O método é construído sobre uma nova proposta de rede especializada utilizada para procurar caminhos livre de falha. A primeira camada, denominada camada física, é responsável pela detecção de falhas e isolamento das partes defeituosas da rede. A segunda camada, denominada camada de rede, é responsável por substituir um caminho defeituoso por um caminho alternativo livre de falhas. Um método de roteamento tolerante a falhas executa o mecanismo de busca de caminhos e reconfigura a rede para usar este caminho livre de falhas. A terceira camada, denominada camada de transporte, implementa um protocolo de comunicação tolerante a falhas que detecta quando pacotes não são entregues ao destino, acionando o método proposto na camada de rede.A última camada, camada de aplicação, é responsável por mover as tarefas do elemento de processamento (PE) defeituoso para um PE saudável, salvar o estado interno da tarefa, e restaurá-la em caso de falha durante a execução. Os resultados na camada de rede mostram um método rápido para encontrar caminhos livres de falhas. O processo de procura de caminhos alternativos leva tipicamente menos de 2000 ciclos de relógio (ou 20 microssegundos). Na camada de transporte, diferentes abordagens foram avaliadas para detectar uma mensagem não entregue e acionar a retransmissão. Os resultados mostram que a sobrecarga para retransmitir a mensagem é 2,46 vezes maior quando comparado com o tempo para transmitir uma mensagem sem falha, sendo que todas outras mensagens subsequentes são transmitidas sem sobrecarga. Para as aplicações DTW, MPEG e sintética, o caso médio de sobrecarga no tempo de execução da aplicação é de 0,17%, 0,09% e 0,42%, respectivamente. Isto representa menos do que 5% do tempo de execução de uma dada aplicação no pior caso. Na camada de aplicação, todo o protocolo de recuperação de falhas executa rapidamente, com uma baixa sobrecarga no tempo de execução sem falhas (5,67%) e com falhas (17,33% - 28,34%).

Made available in DSpace on 2014-05-21T02:01:43Z (GMT). No. of bitstreams: 1 000458137-Texto+Completo-0.pdf: 2745165 bytes, checksum: e05abd1f1e63fc82908d29186a3b9ee2 (MD5) Previous issue date: 2014 / Virtualization has become a hot topic in embedded systems for both academia and industry development. Among its main advantages, we can highlight (i) software design quality; (ii) security levels of the system; (iii) software reuse, and; (iv) hardware utilization. However, it still presents constraints that have lessened the excitement towards itself, since the greater concerns are its implicit overhead and whether it is worthy or not. Thus, we discuss matters related to virtualization in embedded systems and study alternatives to multiprocessed MIPS architecture to support virtualization. / Virtualização surgiu como novidade em sistemas embarcados tanto no meio acadêmico quanto para o desenvolvimento na indústria. Entre suas principais vantagens, pode-se destacar aumento: (i) na qualidade de projeto de software; (ii) nos níveis de segurança do sistema; (iii) nos índices de reuso de software, e; (iv) na utilização de hardware. No entanto, ainda existem problemas que diminuíram o entusiasmo com relação ao seu uso, já que existe um overhead implícito que pode impossibilitar seu uso. Assim, este trabalho discute as questões relacionadas ao uso de virtualização em sistemas embarcados e apresenta estudos voltados para que arquiteturas MIPS multiprocessadas tenham suporte à virtualização.

Orientador: Manuel de Jesus Mendes / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia de Campinas / Made available in DSpace on 2018-07-14T22:12:30Z (GMT). No. of bitstreams: 1 Magalhaes_LeoPini_M.pdf: 1457964 bytes, checksum: 138856e8d263fade370d3acf652b67b8 (MD5) Previous issue date: 1977 / Resumo: Esse trabalho trata da implementação de um regulador auto-ajustável, conhecido na literatura como regulador "self-tuning", em um mini-processador. São apresentadas as principais características do controlador, analisadas através de simulações num computador de grande porte. O controlador é implementado num mini-processador e os resultados são comparados com os obtidos no computador de grande porte. / Abstract: Not informed. / Mestrado / Mestre em Engenharia Elétrica

Orientador : Luis Gimeno Latre / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia de Campinas / Made available in DSpace on 2018-07-15T00:03:25Z (GMT). No. of bitstreams: 1 Lotufo_RobertodeAlencar_M.pdf: 2257181 bytes, checksum: 1aceb956622ffdca09855c7a712565a1 (MD5) Previous issue date: 1981 / Resumo: Este trabalho apresenta uma metodologia para implementação de controladores adaptativos auto-ajustáveis em microprocessadores. O controlador auto-ajustável se presta ao controle de sistemas com parâmetros constantes (ou que variem lentamente), mas desconhecidos. No sistema de desenvolvimento util izado para essa implementação fazem parte, o microcomputador baseado no Intel 8086, o computador PDP-DEC-10 e o computador analógico EAI-680. O desenvolvimento de "software" básico para.o microcomputador é feito no PDP-10 usando-se uma linguagem de alto nível e um montador cruzado generalizado. A linguagem de alto nível desenvolvida é implementada usando-se o processador de macros do MACRO-10. O desempenho de dois exemplos simulados digital e analogicamente são apresentados, ilustrado a implementação e comprovando a viabilidade de controladores auto-ajustáveis baseado em microprocessadores / Abstract: Not informed / Mestrado / Mestre em Engenharia Elétrica

Orientador : Normonds Alens / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia de Campinas / Made available in DSpace on 2018-07-15T18:36:56Z (GMT). No. of bitstreams: 1 Rocha_LucianoBaracho_M.pdf: 3195080 bytes, checksum: d833aee21f53e4b58639f6ba06c5f376 (MD5) Previous issue date: 1984 / Resumo: Neste trabalho apresentamos uma síntese das características e das técnicas de projeto de filtros digitais de resposta ao impulso finita com fase linear. Em seguida, considera-se o problema da filtragem digital de sinais em tempo real. Para isso descreve-se um algoritmo de cálculo conhecido como aritmética distribuida. Sugere-se uma estrutura de sistema para implementar este algoritmo com microprocessador. A estrutura de programação do sistema e discutida. Coeficientes de filtros de resposta ao impulso finita e fase linear são calculados e suas respostas em frequência simuladas. Um circuito não recursivo e implementado, atingindo uma taxa de amostragem da ordem de 14,7 kHz. A estrutura projetada e flexível, permitindo ensaiar diversos filtros apenas com a mudança da tabela na memória. Vários filtros são ensaiados e é realizada a comparação entre as respostas em frequência simulada e medidas. Discute-se a possibilidade do aumento da taxa de amostragem e do número de coeficientes do filtro. Finalmente, são alinhadas sugestões para futuros progressos / Abstract: This work describes a synthesis of the characteristics and design of finite impulse response digital filters with linear phase. Forward we consider the digital filtering problem of real time signals. For this purpose we describe an algorithm of calculus known as distributed arithmetic. We suggest a system structure to implement this algorithm with a microprocessor. The system programation structure is discussed. Coefficients of finite impulse response filters with linear phase calculated and its frequency responses are simulated. A recursive circuit is implemented, getting a sampling rate the harder of 14,7 kHz. The projected structure is allowing to test several filters with a change of a table in its memory. Some filters are tested and is accomplished comparation between the frequency responses simulated and measured. We discuss the possibility of the increasing of the sampling rate and the filter coefficients. Finally we demonstrated suggestions for future progress / Mestrado / Mestre em Engenharia Elétrica

Orientador: Armando Turtelli Junior / Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Fisica Gleb Wataghin / Made available in DSpace on 2018-07-17T12:07:19Z (GMT). No. of bitstreams: 1 Vieira_SibeliusLellis_M.pdf: 2859885 bytes, checksum: 660982846a7ffabc5e196f9c7e4b4e5f (MD5) Previous issue date: 1987 / Resumo: Apresentamos neste trabalho um sistema de automatização de medidas em fotodensitometria microscópica. Basicamente, tais medidas se constituem em quantificar as relações entre a Intensidade de um feixe transmitindo a relação à Intensidade do feixe incidente em filmes de Raio-X. No processo de automatização, implementamos o hardware e o software de uma Interface inteligente, baseada no microprocessador Z80, cujo objetivo é controlar a aquisição de dados do Fotomicrodensitômetro. Além de controlar a aquisição e transmissão de dados, a Interface é responsável pelo comando do Motor de Passo acoplado ao equipamento. Tal sistema facilita a análise de dados dos filmes de Raio-X, bem como proporciona melhor resolução e confiabilidade às medidas / Abstract: Not informed. / Mestrado / Física / Mestre em Física