Este trabalho consiste no estudo e projeto de circuitos Dual-Modulus Prescaler utilizados em sistemas de comunicação RF (radio frequency). Sistemas de comunicação RF trabalham em bandas de freqüência pré-definidas e dentro destas há, normalmente, vários canais para transmissão. Neste caso, decidido o canal onde se vai trabalhar, o receptor e o transmissor geram, através de um circuito chamado Sintetizador de Freqüências, sinais que têm a freqüência igual a freqüência central do canal utilizado. Esses sinais ou tons são empregados na modulação e demodulação das informações transmitidas ou recebidas. O Sintetizador de Freqüências possui como componentes um oscilador controlável, contadores programáveis, comparadores de fase e um divisor de freqüências chamado Dual-Modulus Prescaler. O funcionamento do Sintetizador é descrito a seguir: o Prescaler recebe um sinal proveniente da saída do oscilador controlável e gera um sinal que tem a freqüência igual a aquela do sinal de entrada dividida por N ou N+1, dependendo do valor lógico de um sinal de controle. O sinal gerado por esse circuito divisor será ainda dividido por contadores e comparado a um sinal de referência externo no comparador de fase. O comparador, por sua vez, gera o sinal de controle do oscilador controlável, aumentando ou reduzindo sua velocidade. Pelo ajuste do número de vezes que o circuito Prescaler divide por N ou N+1, se controla a freqüência da saída do Sintetizador. De todos os circuitos que compõe o Sintetizador de Freqüência, apenas o oscilador controlável e o Prescaler trabalham em altas freqüências (freqüência máxima do sistema) e por conseqüência, a velocidade máxima de trabalho e o consumo de potência do Sintetizador dependerão da performance destes. Neste trabalho se utilizou a técnica Extended True Single Clock Phase para se projetar o Prescaler. O projeto do circuito Prescaler foi realizado na tecnologia CMOS (Complementary Metal Oxide Silicon) 0,35 ?m da AMS [Au03a], que satisfaz as necessidades visadas (banda de trabalho centrada em 2,4 GHz) e tem um custo para prototipagem satisfatório. Vários circuitos foram implementados nesta tecnologia e testados, se obtendo um Prescaler que atinge velocidade de 3,6 GHz, consumo de 1,6 mW para tensão de alimentação de 3,3 V. / This work consists of the study and project of circuits Dual-Modulus Prescaler used in communication systems RF (radio frequency). RF Communication Systems work in predefined frequency bands and inside of them, there are several transmission channels. In this case, once decided the channel where we will work, the receiver and the transmitter generate, through a circuit called Frequency Synthesizer, signs that have the same frequency of the central frequency of the used channel. Those signs or tones are used in the modulation and demodulation of the transmitted or received information. The Frequency Synthesizer possesses as components a controllable oscillator, programmable counters, phase comparator and a frequency divider called Dual-Modulus Prescaler. The Synthesizer operation is described: the Prescaler receives a sign from the oscillator and generates an output signal with frequency equal to the frequency of the input signal divided by N or N+1, depending on the logical value of a control sign. The output of the Prescaler will be divided by other counters and compared with an external reference sign in the phase comparator. That comparator, for its turn, generates a control signal for the oscillator, increasing or reducing its speed. By the adjustment of the number of times that the circuit Prescaler divides for N or N+1, the frequency of Synthesizer output is controlled. From all the blocks that compose the Frequency Synthesizer, only the controllable oscillator and the Prescaler work in high frequencies (the maximum frequency of the system), and, in consequence, the maximum speed and the power consumption of the full Synthesizer will depend on the performance of these two blocks. In this work we applied the technique called Extended True Single Clock Phase to design the Prescaler. The project of the circuit Prescaler used the technology CMOS (Complementary Metal Oxide Silicon) 0.35 ?m of AMS [Au03a]. This technology was used because it satisfies the sought needs (work band centered in 2.4 GHz) and has a satisfactory cost. Several circuits were implemented in this technology and tested and it was obtained a Prescaler which reaches 3.6 GHz, 1.6 mW power consumption with power supply of 3.3 V.

Nesta dissertação é apresentado o projeto de um sintetizador de frequência atingindo as especificações dos padrões de comunicação sem-fio GSM e Bluetooth. O sintetizador é baseado em um PLL (Phase Locked Loop) de arquitetura N-fracionário com modulador . No primeiro estágio do projeto do sintetizador é proposto um algoritmo para o plano de frequências, o qual considera a caraterística multipadrão do sintetizador. O projeto dos blocos que compõem o PLL (VCO, divisores de frequência, modulador , PFD e bomba de carga) é apresentado junto com o layout e algumas simulações. A programação geométrica é aplicada ao projeto do VCO. Finalmente, é proposta uma estratégia para o projeto do filtro atingindo as especificações do sintetizador de frequência. O circuito projetado foi fabricado no processo CMOS 0,35µm da AMS (Austria Micro Systems). Todos os componentes do PLL foram integrados no chip incluindo o VCO e o filtro, e a área total foi de 0,9mm2 incluindo os pads. O circuito projetado tem um baixo consumo de potência de 14mW usando uma tens~ao de alimentação de 3V. O ruído de fase medido foi -114dBc/Hz@400kHz no caso de GSM (FOUT =902,6MHz) e -121dBc/Hz@3MHz no caso de Bluetooth (FOUT =2,44GHz). A resposta transiente do PLL quando muda desde o primeiro até o último canal para cada padrão foi testada, o lock time medido em GSM foi de 208µs e 157µs em Bluetooth. O objetivo principal do funcionamento multipadrão, que é o uso compartilhado da maioria dos blocos por todos os padrões, foi atingido. As caraterísticas de desempenho medidas mostram excelente concordância com os valores simulados, indicando o êxito das estratégias usadas no projeto, simulação e teste do sintetizador de frequência. Os resultados foram comparados com outros trabalhos publicados mostrando que o sintetizador projetado neste trabalho tem menor consumo de potência e pequena ocupação de área. / This work presents the design of a frequency synthesizer achieving the specifications of the GSM and Bluetooth standards. The frequency synthesizer is based on a PLL (Phase Locked Loop) of N-fractional architecture using a modulator. In the first step of the frequency synthesizer design an algorithm for the frequency plan, considering the multistandard characteristic of the synthesizer, was proposed. The design of the building blocks of the PLL (VCO, frequency dividers, modulator, PFD and charge pump) is presented together with the layout and some simulation results. Geometric programming was applied to the VCO design. Finally, an strategy for the filter design achieving the frequency synthesizer specifications was proposed. The designed synthesizer was fabricated in the 0.35µm CMOS process of AMS (Austria Micro Systems). All the PLL components were integrated on-chip including the VCO and the filter, the occupied area was 0.9mm2 with the pads. The designed circuit has a low power consumption of 14mW using a 3V voltage supply. The phase noise measured for GSM (FOUT =902.6MHz) was -114dBc/Hz@400kHz and for Bluetooth (FOUT =2.44GHz) was -121dBc/Hz@3MHz. The transient response of the PLL when switching from the first to the last channel for each standard was tested, the lock time measured in GSM was 208µs and 157µs in Bluetooth. The main objective of the multistandard operation sharing most of the blocks between all the standards was achieved. The measured performance characteristics show excelent agreement with the simulated values, implying that the strategies used in the design, simulation and testing of the frequency synthesizer were succesfull. The results were compared with other published works showing that the synthesizer designed in this work has a lower power consumption and smaller area.

Neste trabalho é descrito o projeto e testes de um conversor digital/analógico de alta velocidade fabricado em tecnologia CMOS. O conversor pojetado possui resolução de 6 bits, trabalha em freqüência de 200 MSample/s, e foi fabricado na tecnologia CMOS de 0,35 µm da AMS (Austriamicrosystems), com quatro níveis de metal e 2 de silício policristalino. Uma das principais aplicações dos conversores D/A de alta velocidade é no processamento digital de sinais de vídeo, utilizado em sistemas de vídeo tais como os de TV digital e TVs de alta definição. Nestes sistemas, conversores D/A em tecnologia CMOS possuem vantagens tais como baixo consumo, baixo custo e a capacidade de sua integração com outros circuitos. O conversor D/A projetado é composto por uma matriz de células de corrente que são ativadas por dois decodificadores: um decodificador de colunas e outro decodificador de linhas. Estes recebem como entrada o sinal digital que deve ser convertido. As células de corrente são compostas por portas lógicas OR e NAND,inversores, latches, fontes de corrente e chaves que conectam ou não cada fonte individual a saída. Simulações do conversor D/A foram realizadas a partir de netlists extraídos do layout do circuito e através dos softwares HSPICE e ELDO. Para estas simulações foi utilizado o modelo BSIM3v3 com parâmetros típicos, worst speed e worst power. Através de simulação foi verificado o desempenho do conversor pela avaliação do número efetivo de bits. Os resultados demonstraram que o conversor possui uma boa resolução com uma freqüência de amostragem de 200 MHz, consumo de potência de 70 mW (corrente de saída variando de 0 a 19,8 mA) e tensão de alimentação VDD = 3,3 V. Nos testes experimentais, o conversor implementado apresentou erros de não linearidade integral menores que 0,46 LSB e erros de não linearidade diferencial menores que 0,22 LSB, o que assegura a monotonicidade do circuito. O chip implementado possui uma área ativa de 0,4 mm x ,31 mm. / In this work is described the design and tests of a high speed digital/analog converter fabricated in CMOS technology. The digital/analog converter has 6 bits of resolution, 200 MSample/s, and it was fabricated in the AMS (Austriamicrosystems) 0.35 µm CMOS process, with four metal levels and double-polysilicon. The main applications of high speed converters D/A is in digital processing of video signals, used in video systems such as digital TV and high-definition TV. In these systems, D/A converters in CMOS technology have advantages such as low power consumption, low cost, and the capability of being integrated with other circuits. The designed D/A converter are composed of a matrix of current cells that are activated by two decoders: a column decoder and a row decoder. These decoders receive as input the digital signal to be converted. The current cells are composed of logic OR and NAND, inverters, latches, current sources and switch transistors that connect or not each individual current source to the output. Simulations results were obtained from the extracted netlist of the circuit layout using the HSPICE and ELDO software. For these simulations the BSIM3v3 transistor model was used with typical, worst speed and worst power parameters. Simulation tests were applied to check the performance through the effective number of bits, and the results show that the converter can reach 200 MSample/s with 70 mW power consumption (the output current ranging from 0 mA to 19.8 mA) and 3.3 V power supply. In the experimental measurements, the converter presented DC integral non linearity errors lower than 0.46 LSB and DC differential non linearity errors lower than 0.22 LBS, what ensures the monotonicity of the converter. The implemented chip active area is 0.4 mm x 0.31 mm.

Nesta dissertação é apresentado o projeto de um sintetizador de frequência atingindo as especificações dos padrões de comunicação sem-fio GSM e Bluetooth. O sintetizador é baseado em um PLL (Phase Locked Loop) de arquitetura N-fracionário com modulador . No primeiro estágio do projeto do sintetizador é proposto um algoritmo para o plano de frequências, o qual considera a caraterística multipadrão do sintetizador. O projeto dos blocos que compõem o PLL (VCO, divisores de frequência, modulador , PFD e bomba de carga) é apresentado junto com o layout e algumas simulações. A programação geométrica é aplicada ao projeto do VCO. Finalmente, é proposta uma estratégia para o projeto do filtro atingindo as especificações do sintetizador de frequência. O circuito projetado foi fabricado no processo CMOS 0,35µm da AMS (Austria Micro Systems). Todos os componentes do PLL foram integrados no chip incluindo o VCO e o filtro, e a área total foi de 0,9mm2 incluindo os pads. O circuito projetado tem um baixo consumo de potência de 14mW usando uma tens~ao de alimentação de 3V. O ruído de fase medido foi -114dBc/Hz@400kHz no caso de GSM (FOUT =902,6MHz) e -121dBc/Hz@3MHz no caso de Bluetooth (FOUT =2,44GHz). A resposta transiente do PLL quando muda desde o primeiro até o último canal para cada padrão foi testada, o lock time medido em GSM foi de 208µs e 157µs em Bluetooth. O objetivo principal do funcionamento multipadrão, que é o uso compartilhado da maioria dos blocos por todos os padrões, foi atingido. As caraterísticas de desempenho medidas mostram excelente concordância com os valores simulados, indicando o êxito das estratégias usadas no projeto, simulação e teste do sintetizador de frequência. Os resultados foram comparados com outros trabalhos publicados mostrando que o sintetizador projetado neste trabalho tem menor consumo de potência e pequena ocupação de área. / This work presents the design of a frequency synthesizer achieving the specifications of the GSM and Bluetooth standards. The frequency synthesizer is based on a PLL (Phase Locked Loop) of N-fractional architecture using a modulator. In the first step of the frequency synthesizer design an algorithm for the frequency plan, considering the multistandard characteristic of the synthesizer, was proposed. The design of the building blocks of the PLL (VCO, frequency dividers, modulator, PFD and charge pump) is presented together with the layout and some simulation results. Geometric programming was applied to the VCO design. Finally, an strategy for the filter design achieving the frequency synthesizer specifications was proposed. The designed synthesizer was fabricated in the 0.35µm CMOS process of AMS (Austria Micro Systems). All the PLL components were integrated on-chip including the VCO and the filter, the occupied area was 0.9mm2 with the pads. The designed circuit has a low power consumption of 14mW using a 3V voltage supply. The phase noise measured for GSM (FOUT =902.6MHz) was -114dBc/Hz@400kHz and for Bluetooth (FOUT =2.44GHz) was -121dBc/Hz@3MHz. The transient response of the PLL when switching from the first to the last channel for each standard was tested, the lock time measured in GSM was 208µs and 157µs in Bluetooth. The main objective of the multistandard operation sharing most of the blocks between all the standards was achieved. The measured performance characteristics show excelent agreement with the simulated values, implying that the strategies used in the design, simulation and testing of the frequency synthesizer were succesfull. The results were compared with other published works showing that the synthesizer designed in this work has a lower power consumption and smaller area.

Neste trabalho é descrito o projeto e testes de um conversor digital/analógico de alta velocidade fabricado em tecnologia CMOS. O conversor pojetado possui resolução de 6 bits, trabalha em freqüência de 200 MSample/s, e foi fabricado na tecnologia CMOS de 0,35 µm da AMS (Austriamicrosystems), com quatro níveis de metal e 2 de silício policristalino. Uma das principais aplicações dos conversores D/A de alta velocidade é no processamento digital de sinais de vídeo, utilizado em sistemas de vídeo tais como os de TV digital e TVs de alta definição. Nestes sistemas, conversores D/A em tecnologia CMOS possuem vantagens tais como baixo consumo, baixo custo e a capacidade de sua integração com outros circuitos. O conversor D/A projetado é composto por uma matriz de células de corrente que são ativadas por dois decodificadores: um decodificador de colunas e outro decodificador de linhas. Estes recebem como entrada o sinal digital que deve ser convertido. As células de corrente são compostas por portas lógicas OR e NAND,inversores, latches, fontes de corrente e chaves que conectam ou não cada fonte individual a saída. Simulações do conversor D/A foram realizadas a partir de netlists extraídos do layout do circuito e através dos softwares HSPICE e ELDO. Para estas simulações foi utilizado o modelo BSIM3v3 com parâmetros típicos, worst speed e worst power. Através de simulação foi verificado o desempenho do conversor pela avaliação do número efetivo de bits. Os resultados demonstraram que o conversor possui uma boa resolução com uma freqüência de amostragem de 200 MHz, consumo de potência de 70 mW (corrente de saída variando de 0 a 19,8 mA) e tensão de alimentação VDD = 3,3 V. Nos testes experimentais, o conversor implementado apresentou erros de não linearidade integral menores que 0,46 LSB e erros de não linearidade diferencial menores que 0,22 LSB, o que assegura a monotonicidade do circuito. O chip implementado possui uma área ativa de 0,4 mm x ,31 mm. / In this work is described the design and tests of a high speed digital/analog converter fabricated in CMOS technology. The digital/analog converter has 6 bits of resolution, 200 MSample/s, and it was fabricated in the AMS (Austriamicrosystems) 0.35 µm CMOS process, with four metal levels and double-polysilicon. The main applications of high speed converters D/A is in digital processing of video signals, used in video systems such as digital TV and high-definition TV. In these systems, D/A converters in CMOS technology have advantages such as low power consumption, low cost, and the capability of being integrated with other circuits. The designed D/A converter are composed of a matrix of current cells that are activated by two decoders: a column decoder and a row decoder. These decoders receive as input the digital signal to be converted. The current cells are composed of logic OR and NAND, inverters, latches, current sources and switch transistors that connect or not each individual current source to the output. Simulations results were obtained from the extracted netlist of the circuit layout using the HSPICE and ELDO software. For these simulations the BSIM3v3 transistor model was used with typical, worst speed and worst power parameters. Simulation tests were applied to check the performance through the effective number of bits, and the results show that the converter can reach 200 MSample/s with 70 mW power consumption (the output current ranging from 0 mA to 19.8 mA) and 3.3 V power supply. In the experimental measurements, the converter presented DC integral non linearity errors lower than 0.46 LSB and DC differential non linearity errors lower than 0.22 LBS, what ensures the monotonicity of the converter. The implemented chip active area is 0.4 mm x 0.31 mm.

Esta dissertação apresenta o projeto de um amplificador de baixo ruído (LNA) para aplicação em 2,4 GHz na tecnologia CMOS 0,35 µm. A metodologia baseia-se na obtenção das dimensões dos dispositivos do circuito considerando o consumo de potência e o desempenho em relação ao ruído. Os resultados mostram que a metodologia implementada é eficaz no projeto de um LNA quando se comparam os resultados obtidos nos cálculos com os resultados obtidos no simulador. A expressão de corrente que considera canal curto impõe maior precisão nos resultados, pois se aplica o ajuste de curva com a curva de corrente obtida pelo simulador. Isto permite maior precisão nos resultados dos cálculos de ruído. O fluxo do projeto baseia-se na implementação de dispositivos ideais obtidos de projeto com o propósito de fazer-se comparações dos resultados de cálculos com as simulações, então, usa-se dispositivos reais e ajusta-se o circuito para encontrar melhores desempenhos quanto às especificações. Os resultados mostram a necessidade de ajuste do circuito quando inserido o modelo do indutor para que se consiga desempenhos próximos dos obtidos inicialmente. Em seguida, realiza-se o layout do circuito e sua extração parasitária para fins de fabricação. Verifica-se que a metodologia apresentada é capaz de direcionar a um projeto de um LNA na tecnologia com resultados finais satisfatórios de ganho, ruído e consumo. Assim os resultados esperados são 14,66 dB de ganho, 1,9 dB de fator de ruído e 2,99 mA de consumo de corrente (9,87 mW em 3,3 V de alimentação) ambos no primeiro estágio. / This work presents the design of a low-noise amplifier (LNA) for application at 2.4 GHz using CMOS 0.35 µm technology. The methodology is based on obtaining the dimensions of the devices taking into account of power consumption and performance on noise. Results show that the implemented methodology is efficient in the design of LNAs when it compares results obtained by calculation and simulation. The expression of current that considers short-channel effects increases the precision of results because curve fitting is applied with the current of the simulator. This permits precision on the results of the noise calculation. The design-flow firstly bases on implementation of ideal devices obtained by design on purposes of doing comparisons between calculated and simulated results, then real devices is used and the circuit is fixed to find better performance regarding the specifications. The results showed the necessity of adjusts in the circuit when the inductor is inserted to reach a closer initial performance. Afterwards, the layout of the circuit and its parasitic extraction are worked out for purposes of fabrication. It is verified that this methodology is capable of directing to the design of LNAs using the proposed technology with satisfactory final results of gain, noise and power consumption. Therefore, the expected results are 14,66 dB of gain, 1,9 dB of noise figure, 2,99 mA of current consumption (9,87 mW within 3.3 V of supply voltage) both of them at first stage.

Esta dissertação apresenta o projeto de um amplificador de baixo ruído (LNA) para aplicação em 2,4 GHz na tecnologia CMOS 0,35 µm. A metodologia baseia-se na obtenção das dimensões dos dispositivos do circuito considerando o consumo de potência e o desempenho em relação ao ruído. Os resultados mostram que a metodologia implementada é eficaz no projeto de um LNA quando se comparam os resultados obtidos nos cálculos com os resultados obtidos no simulador. A expressão de corrente que considera canal curto impõe maior precisão nos resultados, pois se aplica o ajuste de curva com a curva de corrente obtida pelo simulador. Isto permite maior precisão nos resultados dos cálculos de ruído. O fluxo do projeto baseia-se na implementação de dispositivos ideais obtidos de projeto com o propósito de fazer-se comparações dos resultados de cálculos com as simulações, então, usa-se dispositivos reais e ajusta-se o circuito para encontrar melhores desempenhos quanto às especificações. Os resultados mostram a necessidade de ajuste do circuito quando inserido o modelo do indutor para que se consiga desempenhos próximos dos obtidos inicialmente. Em seguida, realiza-se o layout do circuito e sua extração parasitária para fins de fabricação. Verifica-se que a metodologia apresentada é capaz de direcionar a um projeto de um LNA na tecnologia com resultados finais satisfatórios de ganho, ruído e consumo. Assim os resultados esperados são 14,66 dB de ganho, 1,9 dB de fator de ruído e 2,99 mA de consumo de corrente (9,87 mW em 3,3 V de alimentação) ambos no primeiro estágio. / This work presents the design of a low-noise amplifier (LNA) for application at 2.4 GHz using CMOS 0.35 µm technology. The methodology is based on obtaining the dimensions of the devices taking into account of power consumption and performance on noise. Results show that the implemented methodology is efficient in the design of LNAs when it compares results obtained by calculation and simulation. The expression of current that considers short-channel effects increases the precision of results because curve fitting is applied with the current of the simulator. This permits precision on the results of the noise calculation. The design-flow firstly bases on implementation of ideal devices obtained by design on purposes of doing comparisons between calculated and simulated results, then real devices is used and the circuit is fixed to find better performance regarding the specifications. The results showed the necessity of adjusts in the circuit when the inductor is inserted to reach a closer initial performance. Afterwards, the layout of the circuit and its parasitic extraction are worked out for purposes of fabrication. It is verified that this methodology is capable of directing to the design of LNAs using the proposed technology with satisfactory final results of gain, noise and power consumption. Therefore, the expected results are 14,66 dB of gain, 1,9 dB of noise figure, 2,99 mA of current consumption (9,87 mW within 3.3 V of supply voltage) both of them at first stage.

Este trabalho consiste no estudo e projeto de circuitos Dual-Modulus Prescaler utilizados em sistemas de comunicação RF (radio frequency). Sistemas de comunicação RF trabalham em bandas de freqüência pré-definidas e dentro destas há, normalmente, vários canais para transmissão. Neste caso, decidido o canal onde se vai trabalhar, o receptor e o transmissor geram, através de um circuito chamado Sintetizador de Freqüências, sinais que têm a freqüência igual a freqüência central do canal utilizado. Esses sinais ou tons são empregados na modulação e demodulação das informações transmitidas ou recebidas. O Sintetizador de Freqüências possui como componentes um oscilador controlável, contadores programáveis, comparadores de fase e um divisor de freqüências chamado Dual-Modulus Prescaler. O funcionamento do Sintetizador é descrito a seguir: o Prescaler recebe um sinal proveniente da saída do oscilador controlável e gera um sinal que tem a freqüência igual a aquela do sinal de entrada dividida por N ou N+1, dependendo do valor lógico de um sinal de controle. O sinal gerado por esse circuito divisor será ainda dividido por contadores e comparado a um sinal de referência externo no comparador de fase. O comparador, por sua vez, gera o sinal de controle do oscilador controlável, aumentando ou reduzindo sua velocidade. Pelo ajuste do número de vezes que o circuito Prescaler divide por N ou N+1, se controla a freqüência da saída do Sintetizador. De todos os circuitos que compõe o Sintetizador de Freqüência, apenas o oscilador controlável e o Prescaler trabalham em altas freqüências (freqüência máxima do sistema) e por conseqüência, a velocidade máxima de trabalho e o consumo de potência do Sintetizador dependerão da performance destes. Neste trabalho se utilizou a técnica Extended True Single Clock Phase para se projetar o Prescaler. O projeto do circuito Prescaler foi realizado na tecnologia CMOS (Complementary Metal Oxide Silicon) 0,35 ?m da AMS [Au03a], que satisfaz as necessidades visadas (banda de trabalho centrada em 2,4 GHz) e tem um custo para prototipagem satisfatório. Vários circuitos foram implementados nesta tecnologia e testados, se obtendo um Prescaler que atinge velocidade de 3,6 GHz, consumo de 1,6 mW para tensão de alimentação de 3,3 V. / This work consists of the study and project of circuits Dual-Modulus Prescaler used in communication systems RF (radio frequency). RF Communication Systems work in predefined frequency bands and inside of them, there are several transmission channels. In this case, once decided the channel where we will work, the receiver and the transmitter generate, through a circuit called Frequency Synthesizer, signs that have the same frequency of the central frequency of the used channel. Those signs or tones are used in the modulation and demodulation of the transmitted or received information. The Frequency Synthesizer possesses as components a controllable oscillator, programmable counters, phase comparator and a frequency divider called Dual-Modulus Prescaler. The Synthesizer operation is described: the Prescaler receives a sign from the oscillator and generates an output signal with frequency equal to the frequency of the input signal divided by N or N+1, depending on the logical value of a control sign. The output of the Prescaler will be divided by other counters and compared with an external reference sign in the phase comparator. That comparator, for its turn, generates a control signal for the oscillator, increasing or reducing its speed. By the adjustment of the number of times that the circuit Prescaler divides for N or N+1, the frequency of Synthesizer output is controlled. From all the blocks that compose the Frequency Synthesizer, only the controllable oscillator and the Prescaler work in high frequencies (the maximum frequency of the system), and, in consequence, the maximum speed and the power consumption of the full Synthesizer will depend on the performance of these two blocks. In this work we applied the technique called Extended True Single Clock Phase to design the Prescaler. The project of the circuit Prescaler used the technology CMOS (Complementary Metal Oxide Silicon) 0.35 ?m of AMS [Au03a]. This technology was used because it satisfies the sought needs (work band centered in 2.4 GHz) and has a satisfactory cost. Several circuits were implemented in this technology and tested and it was obtained a Prescaler which reaches 3.6 GHz, 1.6 mW power consumption with power supply of 3.3 V.