La conception en vue de la fiabilité (DFR, Design for Reliability) consiste à simuler le vieillissement électrique des composants élémentaires pour évaluer la dégradation d'un circuit complet. C'est dans ce contexte de fiabilité et de simulation de cette dernière, qu'une stratégie de conception en vue de la fiabilité a été développée au cours de ses travaux. Cette stratégie, intégrant une approche « système » de la simulation, s'appuie sur l'ajout de deux étapes intermédiaires dans la phase de conception. La première étape est une étape de construction de modèles comportementaux compacts à l'aide d'une méthodologie basée sur une approche de modélisation multi niveaux (du niveau transistor au niveau circuit) des dégradations d'un circuit. La seconde étape consiste alors l'analyse descendante de la fiabilité de ce circuit, à l'aide de simulations électriques utilisant ses modèles comportementaux dits « dégradables », afin de déterminer les blocs fonctionnels et/ou les composants élémentaires critiques de l'architecture de ce dernier, vis-à-vis d'un mécanisme de défaillance et un profil de mission donnés. Cette analyse descendante permet aussi d'évaluer l'instant de défaillance de ce circuit. Les dispersions statiques, lies au procédé de fabrication utilisé, sur les performances d'un lot de CIs ont aussi été prises en compte afin d'évaluer leur impact sur la dispersion des instants de défaillance des circuits intégrés. Ces méthodes ont été appliquées à deux mécanismes de dégradation : les porteurs chauds et les radiations. / Design for reliability (DFR) consists in assessing the impact of electrical ageing of each elementary component, using electrical simulations, on performance degradations of a full device. According to DFR concept and reliability simulation, theses works present a new DFR strategy. This strategy based on the integration of two intermediate phases in the ICs and SoC design flow. The first phase is a bottom-up ageing behavioural modelling phase of a circuit (from transistor level to circuit level). The second phase is a « top-down reliability analyses » phase of this circuit, performing electrical simulations using its ageing behavioural models, in order to determine critical functional blocks and / or elementary components of its architecture according to a failure mechanism and a given mission profile. Theses analyses also allow determining the failure time of this circuit. Statistical dispersions on ICs performances, due to the used manufacturing process, have been taking into account in order to assess their impact on failure time dispersions of a ICs lot. The method has been applied on two degradation mechanisms: hot carriers and radiations.
| Identifer | oai:union.ndltd.org:theses.fr/2008BOR13627 |
| Date | 17 September 2008 |
| Creators | Bestory, Corinne |
| Contributors | Bordeaux 1, Levi, Hervé |
| Source Sets | Dépôt national des thèses électroniques françaises |
| Language | French |
| Detected Language | French |
| Type | Electronic Thesis or Dissertation, Text |
Page generated in 0.0034 seconds