Return to search

Realisierung eines Verilog/VHDL Codegenerators fuer graphisch erfasste Finite State Machines

Es wurden verschieden Kodierungsarten fuer FSMs untersucht,
schwerpunktmaessig Gray Code und andere Arten der hazardfreien
Kodierung.
Ein spezieller Kodierungsalgorithmus zur hazardfreien
Kodierung wurde entwickelt und in eine Entwurfsumgebung
implementiert.
Ein weitere Schwerpunkt der Arbeit sind Codegeneratoren, die
eine Verhaltensbeschreibung der FSM in Verilog oder in VHDL
erzeugen.

Identiferoai:union.ndltd.org:DRESDEN/oai:qucosa.de:bsz:ch1-199700155
Date24 March 1997
CreatorsRoy, Diana
ContributorsTU Chemnitz, Fakultät für Informatik
PublisherUniversitätsbibliothek Chemnitz
Source SetsHochschulschriftenserver (HSSS) der SLUB Dresden
Languagedeu
Detected LanguageGerman
Typedoc-type:masterThesis
Formatapplication/pdf, application/x-dvi, text/plain, application/zip

Page generated in 0.008 seconds