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Previous issue date: 2012-06-06 / Advances in Complementary Metal-Oxide Semiconductor (CMOS) technology have made possible the integration of millions of transistors into a small area, allowing the increase of circuits' density. In more detail, technology scaling caused the reduction of the transistors' delay, which has resulted in a signi cantly performance improvement of Integrated Circuits (ICs). Furthermore, the increase in the integration level of ICs allowed the development of ICs able to include an increasing number of functions, which in turn increased signi cantly their complexity. In parallel, the rapidly increasing need to store more information results in the fact that the Static Random Access Memory (SRAM) can occupy great part of the System-on-Chip (SoC) silicon area. This is con rmed by the SIA Roadmap which forecasts a memory density approaching 94% of the SoC area in about 10 years [1]. Consequently, memory has become the main responsible of the overall SoC area. However, the reduction of transistor size has introduced several reliability concerns that need to be a ronted by the adoption of di erent optimization techniques. In this context it is important to highlight the phenomenon known as Negative Bias Temperature Instability (NBTI), which a ects the reliability of the ICs along their lifes. Speci cally in the SRAMs NBTI causes degradation of the Static Noise Margim(SNM) which a ects the storage capacity of the memory cells. In this context, the main goal of this thesis is to specify, implement, validate and evaluate a hardware-based technique able to monitor the aging of SRAM cells in order to guarantee their reliability of during the lifetime. The proposed technique is based on an on-chip sensor capable of monitoring dynamic power consumption of the cells during write operations in order to compare them with the value set as default to a new cell. Finally, the proposed methodology has been functionally validated and its e ciency has been evaluated based on the analysis of its monitoring and detection capabilities and from the analysis of the introduced overheads as well as its immunity to the manufacturing process variation. / A miniaturiza??o da tecnologia Complementary Metal-Oxide Semiconductor (CMOS) tornou poss?vel a integra??o de milh?es de transistores em um ?nico Circuito Integrado (CI) aumentando assim, a densidade dos mesmos. Em mais detalhes, essa miniaturiza??o resultou em signi cativos avan?os tecnol?gicos devido fundamentalmente ? diminui??o do delay do transistor o que, por sua vez, acarretou no aumento da performance dos CIs devido ao aumento na freq??ncia de opera??o dos mesmos. Al?m disso, a aumento no n?vel de integra??o dos CIs possibilitou o desenvolvimento de CIs capazes de agregarem um n?mero cada vez maior de fun??es aumentando signi cativamente a complexidade dos mesmos. Em paralelo, o r?pido aumento na necessidade de armazenar um volume cada vez maior de informa??o resultou no fato de que Static Random Access Memories (SRAMs) ocupam hoje grande parte da ?rea de sil?cio de um System-on-Chip (SoC). A SIA Rodamap prev? que em 10 anos cerca 94% da ?rea de um SoC ser? dedicada ? mem?ria [1]. Entretanto, essa miniaturiza??o gerou v?rios problemas, relacionados ? con abilidade, que devem ser afrontados atrav?s do uso de diferentes t?cnicas que visam ? otimiza??o de CIs. Neste contexto, ? importante salientar o fen?meno conhecido com Negative Bias Temperature Instability (NBTI) que afeta a con abilidade do CI em longo prazo, ou seja, durante a sua vida ?til. Especi camente em SRAMs o NBTI provoca a degrada??o da Static Noise Margim (SNM) o que, por sua vez afeta a capacidade de armazenamento das c?lulas de mem?ria. Neste contexto, esta disserta??o de mestrado tem como principal objetivo a especi ca??o, implementa??o, valida??o e avalia??o de uma metodologia baseada em hardware para o monitoramento do n?vel de envelhecimento de c?lulas de SRAMs a m de garantir a con abilidade das mesmas durante a sua vida ?til. A metodologia proposta consiste na inser??o de um sensor capaz de monitorar o consumo de pot?ncia din?mica das c?lulas durante as opera??es de escrita a m de compar?-los com os valores de nidos como padr?o para uma c?lula n?o envelhecida. Finalmente, a metodologia proposta ser? validada funcionalmente e sua e ci?ncia ser? avaliada a partir da an?lise da sua capacidade de monitoramento e detec??o bem como, a partir dos overheads de ?rea, performance e imunidade a variabilidade do processo de fabrica??o.
| Identifer | oai:union.ndltd.org:IBICT/oai:tede2.pucrs.br:tede/3052 |
| Date | 06 June 2012 |
| Creators | Ceratti, Arthur Denicol |
| Contributors | Vargas, Fabian Luis |
| Publisher | Pontif?cia Universidade Cat?lica do Rio Grande do Sul, Programa de P?s-Gradua??o em Engenharia El?trica, PUCRS, BR, Faculdade de Engenharia |
| Source Sets | IBICT Brazilian ETDs |
| Language | Portuguese |
| Detected Language | English |
| Type | info:eu-repo/semantics/publishedVersion, info:eu-repo/semantics/masterThesis |
| Format | application/pdf |
| Source | reponame:Biblioteca Digital de Teses e Dissertações da PUC_RS, instname:Pontifícia Universidade Católica do Rio Grande do Sul, instacron:PUC_RS |
| Rights | info:eu-repo/semantics/openAccess |
| Relation | 207662918905964549, 500, 600, -655770572761439785 |
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