Made available in DSpace on 2015-04-14T13:56:20Z (GMT). No. of bitstreams: 1 425449.pdf: 1505039 bytes, checksum: 6f49f42dd2094687edefde36dcdef070 (MD5) Previous issue date: 2010-03-25 / Atualmente ? poss?vel observar que a ?rea dedicada a elementos de mem?ria em sistemas embarcados (Systems-on-Chip, SoC) ocupa a maior por??o dos circuitos integrados e com o avan?o da tecnologia Very Deep Sub-Micron (VDSM), ? poss?vel integrar milh?es de transistores em uma ?nica ?rea de sil?cio. O fato desta elevada integra??o faz com que surjam novos tipos de defeitos durante a fabrica??o das mem?rias. Assim estes novos desafios exigem o desenvolvimento de novas metodologias de teste de SRAMs capazes n?o s? de detectarem defeitos associados a modelos funcionais, e tamb?m associados a resistive-open defects. Neste contexto, o desenvolvimento de novos e mais eficientes metodologias de teste de mem?ria ? extremamente importante para garantir tanto a qualidade do processo de fabrica??o como o seu correto funcionamento em campo. Assim, o objetivo deste trabalho ? desenvolver uma metodologia de teste que combina um algoritmo simplificado de March com sensores on-chip que monitoram o consumo de corrente est?tica da mem?ria. A avalia??o da viabilidade e efici?ncia da metodologia de teste proposta neste trabalho foi feita baseada em simula??es el?tricas de modelos de falhas aplicadas a um bloco de SRAM. Estas simula??es foram desenvolvidas com HSPICE e CosmosScope em ambiente Synopsys. A partir dos resultados obtidos, foi poss?vel verificar a capacidade de detec??o das falhas permanentes modeladas. A vantagem desta metodologia reside no desenvolvimento de um algoritmo h?brido de teste de mem?rias baseado fundamentalmente nos monitoramentos da tens?o (atrav?s de elementos March) e da corrente est?tica (atrav?s de sensores de corrente on-chip). O resultado desta combina??o ? um novo algoritmo de teste de SRAMs menos complexo, isto ?, capaz de detectar falhas em menor tempo de teste quando comparado com algoritmos existentes, ao passo que garante a mesma cobertura de falhas.

Made available in DSpace on 2015-04-14T13:56:28Z (GMT). No. of bitstreams: 1 449105.pdf: 7344775 bytes, checksum: efab9f6581cb5bf05f96ab065382419a (MD5) Previous issue date: 2012-06-06 / Advances in Complementary Metal-Oxide Semiconductor (CMOS) technology have made possible the integration of millions of transistors into a small area, allowing the increase of circuits' density. In more detail, technology scaling caused the reduction of the transistors' delay, which has resulted in a signi cantly performance improvement of Integrated Circuits (ICs). Furthermore, the increase in the integration level of ICs allowed the development of ICs able to include an increasing number of functions, which in turn increased signi cantly their complexity. In parallel, the rapidly increasing need to store more information results in the fact that the Static Random Access Memory (SRAM) can occupy great part of the System-on-Chip (SoC) silicon area. This is con rmed by the SIA Roadmap which forecasts a memory density approaching 94% of the SoC area in about 10 years [1]. Consequently, memory has become the main responsible of the overall SoC area. However, the reduction of transistor size has introduced several reliability concerns that need to be a ronted by the adoption of di erent optimization techniques. In this context it is important to highlight the phenomenon known as Negative Bias Temperature Instability (NBTI), which a ects the reliability of the ICs along their lifes. Speci cally in the SRAMs NBTI causes degradation of the Static Noise Margim(SNM) which a ects the storage capacity of the memory cells. In this context, the main goal of this thesis is to specify, implement, validate and evaluate a hardware-based technique able to monitor the aging of SRAM cells in order to guarantee their reliability of during the lifetime. The proposed technique is based on an on-chip sensor capable of monitoring dynamic power consumption of the cells during write operations in order to compare them with the value set as default to a new cell. Finally, the proposed methodology has been functionally validated and its e ciency has been evaluated based on the analysis of its monitoring and detection capabilities and from the analysis of the introduced overheads as well as its immunity to the manufacturing process variation. / A miniaturiza??o da tecnologia Complementary Metal-Oxide Semiconductor (CMOS) tornou poss?vel a integra??o de milh?es de transistores em um ?nico Circuito Integrado (CI) aumentando assim, a densidade dos mesmos. Em mais detalhes, essa miniaturiza??o resultou em signi cativos avan?os tecnol?gicos devido fundamentalmente ? diminui??o do delay do transistor o que, por sua vez, acarretou no aumento da performance dos CIs devido ao aumento na freq??ncia de opera??o dos mesmos. Al?m disso, a aumento no n?vel de integra??o dos CIs possibilitou o desenvolvimento de CIs capazes de agregarem um n?mero cada vez maior de fun??es aumentando signi cativamente a complexidade dos mesmos. Em paralelo, o r?pido aumento na necessidade de armazenar um volume cada vez maior de informa??o resultou no fato de que Static Random Access Memories (SRAMs) ocupam hoje grande parte da ?rea de sil?cio de um System-on-Chip (SoC). A SIA Rodamap prev? que em 10 anos cerca 94% da ?rea de um SoC ser? dedicada ? mem?ria [1]. Entretanto, essa miniaturiza??o gerou v?rios problemas, relacionados ? con abilidade, que devem ser afrontados atrav?s do uso de diferentes t?cnicas que visam ? otimiza??o de CIs. Neste contexto, ? importante salientar o fen?meno conhecido com Negative Bias Temperature Instability (NBTI) que afeta a con abilidade do CI em longo prazo, ou seja, durante a sua vida ?til. Especi camente em SRAMs o NBTI provoca a degrada??o da Static Noise Margim (SNM) o que, por sua vez afeta a capacidade de armazenamento das c?lulas de mem?ria. Neste contexto, esta disserta??o de mestrado tem como principal objetivo a especi ca??o, implementa??o, valida??o e avalia??o de uma metodologia baseada em hardware para o monitoramento do n?vel de envelhecimento de c?lulas de SRAMs a m de garantir a con abilidade das mesmas durante a sua vida ?til. A metodologia proposta consiste na inser??o de um sensor capaz de monitorar o consumo de pot?ncia din?mica das c?lulas durante as opera??es de escrita a m de compar?-los com os valores de nidos como padr?o para uma c?lula n?o envelhecida. Finalmente, a metodologia proposta ser? validada funcionalmente e sua e ci?ncia ser? avaliada a partir da an?lise da sua capacidade de monitoramento e detec??o bem como, a partir dos overheads de ?rea, performance e imunidade a variabilidade do processo de fabrica??o.

Made available in DSpace on 2015-04-14T13:59:08Z (GMT). No. of bitstreams: 1 459620.pdf: 5079443 bytes, checksum: 08c93370bfca9d36a99775d85a58b7d2 (MD5) Previous issue date: 2014-06-03 / The main goal of this work was to implement a microfabricated electrode system for in vitro neural stimulation and recording. The MEA biosensor structural characterization was obtained by optical and scanning electrical microscopy images. Qualitative analysis of the chemical composition was made through energy-dispersive X-ray spectroscopy. Analysis of the noise level was conducted by evaluating the RMS value of the potentials recorded with sensors filled with standard saline solution. An electronic interface between a MEA and a conventional data acquisition system with eight channels was constructed and performance tests of the built interface were conducted. Installation of a MEA commercial system was carried out and preliminary tests were performed by experimenting with rodent neuronal cell culture and brain slices. An attempt was made to adapt a conventional perfusion system by peristaltic pump to the MEA system; however, the results were unsatisfactory due to the high noise level of the recordings. Experimental procedures related to the proper handling of MEAs were defined, and the influence of different parameters involved in experimentation with MEAs was investigated. Finally, the data analysis of cell culture recordings indicated detection of local field potentials (LFPs) of greater amplitude, higher counts of spikes and higher spike frequency in the records obtained with standard culture medium compared to those obtained with extracellular electrophysiological solution. The data analysis of cortical slices recordings indicated the detection of a greater number of spikes per minute, higher spike frequency and greater peak-to-peak spikes amplitudes by the microelectrodes that have captured LFPs of greater magnitude. / O objetivo principal deste trabalho foi implementar um sistema de eletrodos microfabricados para registro e estimula??o neural extracelular in vitro. A estrutura dos arranjos de microeletrodos (MEAs) foi caracterizada atrav?s de imagens por microscopia ?ptica e por microscopia eletr?nica de varredura. A an?lise qualitativa da composi??o qu?mica foi feita por espectroscopia de raios X por energia dispersiva e a an?lise do n?vel de ru?do foi realizada atrav?s da avalia??o do valor RMS dos potenciais registrados com os sensores preenchidos com solu??o salina padr?o. Uma interface eletr?nica entre um MEA e um sistema de aquisi??o de dados convencional com oito canais foi constru?da e testes de desempenho foram realizados. Um sistema MEA comercial foi instalado e validado atrav?s de experimenta??o com cultura neuronal e fatias de c?rebro de roedor. A tentativa de adapta??o de um sistema convencional de perfus?o por bomba perist?ltica ao sistema MEA mostrou-se insatisfat?ria devido ao alto n?vel de ru?do dos registros. Procedimentos experimentais relacionados ao correto manuseio dos MEAs foram definidos, e investigou-se a influ?ncia de diferentes par?metros sobre a atividade detectada com os sensores. Finalmente, a an?lise dos dados com cultura celular indicou detec??o de potenciais de campo locais (PCLs) de maior amplitude, maior contagem de spikes e maior freq??ncia de atividade nos registros obtidos com meio de cultura padr?o. Os dados com fatias de tecido indicaram a detec??o de maior n?mero de spikes por minuto, de maior freq??ncia de atividade e de maior amplitude pico-a-pico dos spikes nos microeletrodos que captaram PCLs de maior amplitude.

Made available in DSpace on 2015-04-14T13:56:11Z (GMT). No. of bitstreams: 1 404328.pdf: 3041840 bytes, checksum: 71eb19106ae512b0259919d42c2e2389 (MD5) Previous issue date: 2008-06-30 / A crescente evolu??o da ?rea da microeletr?nica nas ?ltimas d?cadas acarretou um aumento expressivo da capacidade de integra??o de sistemas em um ?nico chip, o que levou ? necessidade de novas tecnologias para a an?lise do correto funcionamento dos sistemas. Observam-se, recentemente, novas arquiteturas de processadores, migrando de uma ?nica CPU (Unidade Central de Processamento) para m?ltiplos n?cleos (tipicamente, 2, 4 e 8 processadores em uma ?nica pastilha). ? neste cen?rio, que evolui de sistemas eletr?nicos mono para multiprocessados, que este trabalho se insere, visando propor uma expans?o da t?cnica CFCSS (Control Flow Checking by Software Signatures), desenvolvida por Edward J. McCluskey para sistemas monoprocessados, a uma vers?o aplic?vel a sistemas com v?rios processadores em um SoC (System-on-Chip). Quanto ? sua estrutura, este trabalho constitui-se de duas partes. A primeira apresenta a taxonomia e os conceitos b?sicos de sistemas tolerantes a falhas e uma revis?o bibliogr?fica das principais t?cnicas de detec??o de falhas em software em sistemas monoprocessados, al?m de abordar a evolu??o da tecnologia reprogram?vel. A segunda parte descreve a metodologia de desenvolvimento das plataformas de hardware e de software, bem como as etapas realizadas e as dificuldades encontradas. Al?m disso, apresenta a t?cnica CFCSS adaptada a v?rios processadores, o protocolo de comunica??o desenvolvido para a realiza??o dos testes e os resultados obtidos. Assim, este trabalho demonstra car?ter inovador e se justifica pela tend?ncia de os sistemas embarcados possu?rem, v?rios processadores e aplica??es sendo executadas simultaneamente.

Made available in DSpace on 2015-04-14T13:56:25Z (GMT). No. of bitstreams: 1 443096.pdf: 6133830 bytes, checksum: 908c7fe6bab5b7e729af71ec9803c982 (MD5) Previous issue date: 2012-03-30 / The world we live today is very dependent of the technology advance and the Systemson- Chip (SoC) are one of the most important actors of this advance. As a consequence, the Moore's law has been outperformed due to this strong demand on the SoCs for growth, so that new silicon technologies has emerged along with new fault models that decreased the reliability of these devices. SoCs built using Very Deep Sub-Micron technology have a great number of interconnections, increasing the occurrence of Resistive-Open defects that occur on these interconnections up to the point where Resistive-Open defects have become the most important responsible for defective SoCs escaping the manufacturing tests. According to SIA Roadmap's projection, the area consumed by the SRAM on the SoC will be around 95% of the available area, knowing these memory have a great number of interconnections there is also a great probability of occurring Resistive-Open defects on the SRAM circuits which will compromise the overall SoC reliability. When found on SRAMs cells, these defects are able to cause dynamic and static functional faults according to its size, where static faults are sensitized by performing only one operation at the SRAM cell, while dynamic are sensitized by two or more operations. The most common manufacturing tests used to detect defective SoCs are today unable to detect dynamic faults caused by weak Resistive-Open defects. March test performs access on the memory with the intention of sensitizing the faults and detect them as consequence. Due to the higher number of operations necessary to sensitize dynamics faults, this test is not able to detect them properly. Another test is the Iddq test, which is able to detect the presence of defects by monitoring the overall current consumption of a SoC while it's being excited by a known vector of data on its inputs. The consumed current is compared to thresholds or to another similar device that is being excited on the same way. Iddq test is not able to distinguish the variations on current caused by process variations or defects presence. There is an other type of test using On-Chip Current Sensors (OCCS) with March tests that performs current monitoring on the circuits of the SoC and compare them with a threshold in order to set a ag when the monitored current gets higher or lower than a con gured thresholds. Because the mentioned test uses threshold, it is not able to detect Resistive-Open defects that could happen in any node, with any size, in the SRAM cell performing any operation. In this scenario the current consumption could be higher or lower than the defectless current consumption of a cell, making impossible to detect defects using thresholds. By all that, the objective of this dissertation is to propose a defect detection technique able to overcome the three mentioned limitations of preview explained tests. For that, OCCS are along with March test, but a Neighborhood Comparator Logic (NCL) has been included with the objective to perform the detections itself, removing from the OCCS the mission of nding defects. Now the OCCS is only responsible in converting the monitored current consumption signal to a one bit PWM digital signal. In this form, no threshold will be required because the NCL will obtain the reference of the correct current consumption (behavior reference) within the SRAM circuits, by comparing the neighboring cells and adopting the most common behavior as the reference one, so that it will detect those cells that behave di erently from the reference as defective ones. The neighborhood's cells are excited in a parallel form by the test processor, which performs a March test algorithm. The NCL, the OCCS and the March test, together, compose the proposed Resistive-Open detection technique, which has been validated on this work. As result, the proposed technique has shown being able to detect all of the 10 million defective cells of a 1Gbit SRAM containing the hardest defect to detect (small ones). No defective cell has escaped the simulated test and there was only 294,890 good cells being wasted, which represents 0.029% of the simulated SRAM cells. All of that, by costing only the equivalent to the area of 56 SRAM cells per monitored column and a manufacturing test that performs 5 operations per line of the SRAM. / O mundo de hoje ? cada vez mais dependente dos avan?os tecnol?gicos sendo os sistemas em chip (SoC, do ingl?s System-on-Chip) um dos principais alicerces desse avan?o. Para tanto que a lei de Moore, que previu que a capacidade computacional dos SoCs dobraria a cada ano, j? foi ultrapassada. Devido a essa forte demanda por crescimento novas tecnologias surgiram e junto novos modelos de falhas passaram a afetar a con abilidade dos SoCs. Os SoCs produzidos nas tecnologias mais avan?adas (VDSM - Very Deep Sub-Micron), devido a sua alta integra??o de transistores em uma ?rea pequena, passaram a apresentar um grande n?mero de interconex?es fazendo com que os defeitos do tipo Resistive-Open, que ocorrem nessas interconex?es, se tornassem os maiores respons?veis por SoCs com defeitos escaparem os testes de manufaturas. Ainda, segundo proje??es da SIA Roadmap, a ?rea consumida pela SRAM ser? em torno de 95% da ?rea utilizada por um SoC. E sabendo que essas mem?rias possuem in?meras interconex?es, existe uma grande probabilidade de ocorrer defeitos do tipo Resistive-Open em seus circuitos. Esses defeitos s?o capazes de causar falhas funcionais do tipo est?ticas ou din?micas, de acordo com a sua intensidade. As falhas est?ticas s?o sensibilizadas com apenas uma opera??o e as din?micas necessitam de duas ou mais opera??es para que sejam sensibilizadas. Os testes de manufatura mais utilizados para aferir a sa?de dos SoCs durante o processo de manufatura s?o hoje ine cientes frente aos defeitos do tipo Resistive-Open. O mais comum deles ? o March Test, que efetua opera??es de escrita e leitura na mem?ria com o objetivo de sensibilizar falhas e por m detect?-las, entretanto ? ine ciente para detectar as falhas do tipo din?micas porque ? necess?rio efetuar mais opera??es que o tempo dispon?vel permite para que essas falhas sejam sensibilizadas. Outro teste utilizado durante a manufatura chama-se teste de corrente quiescente (teste de Iddq), este monitora a corrente consumida do SoC como um todo durante a inje??o de vetores nos sinais de entrada, o consumo de corrente do chip ? comparado com limiares ou outro chip id?ntico sob o mesmo teste para detectar defeitos, entretanto n?o ? poss?vel distinguir entre varia??es inseridas, nos sinais monitorados, pelos defeitos ou pelos corners, que s?o varia??es nas caracter?sticas dos transistores fruto do processo de manufatura. E, por m, o ?ltimo teste que ? apresentado ? uma mistura dos dois testes anteriores, utiliza sensores de correntes e algoritmos de opera??es como em March Test onde que o defeito ? detectado pelos sensores de corrente embutidos quando a corrente monitorada ultrapassa dado limiar, embora esse teste tenha condi??es de detectar defeitos que causam falhas din?micas e de n?o sofrerem in u?ncia dos corners, ele ? ine caz ao detectar defeitos do tipo Resistive-Open que possam ocorrer em qualquer local, com qualquer tamanho de imped?ncia em uma SRAM executando qualquer opera??o, porque os defeitos do tipo Resistive-Open ora aumentam o consumo de corrente e ora o diminui de acordo com essas tr?s caracter?sticas citadas. Compara??es por limiares n?o t?m condi??es de contornar esta di culdade. Com tudo isso, o objetivo desta disserta??o de mestrado ? propor uma t?cnica de detec ??o de defeitos que seja capaz de vencer as tr?s limita??es dos testes convencionais de manufatura apontadas. Para a tarefa, sensores de corrente s?o utilizados associadamente com March Test, entretanto com o acr?scimo de uma L?gica Comparadora de Vizinhan?a (LCV) que tomar? para si a fun??o de detectar defeitos, deixando os sensores apenas encarregados em transformar a corrente anal?gica em um sinal digital e que tem a capacidade de eliminar a necessidade do uso de limiares, junto com as demais limita??es apontadas. A LCV monitora o comportamento de uma vizinhan?a c?lulas e, comparando-os entre si, acusa aquela ou aquelas c?lulas que se comportarem diferentemente das suas vizinhas como defeituosas, desta maneira a refer?ncia de comportamento correto ? obtida da pr?- pria vizinhan?a durante a execu??o do teste de manufatura, eliminando a necessidade de conhecimento pr?vio do tipo de dist?rbio causado pelos defeitos do tipo Resistive-Open, trazendo facilidade na hora de projetar o sistema de detec??o de defeitos e adicionado o poder de detectar qualquer defeito que gere altera??es no sinal de corrente consumida das c?lulas da SRAM. Neste contexto, o sensor de corrente tem apenas a fun??o de gerar o sinal digital, que ? de 1 bit para cada sinal monitorado (V dd e Gnd) e modulado em largura de pulso (PWM), assim a LCV tamb?m tem sua complexidade diminu?da, pois ? constitu?da por apenas portas l?gicas. A LCV e os sensores de corrente s?o utilizados durante o teste de manufatura, as compara??es que ocorrem na vizinhan?a s?o efetuadas paralelamente nas c?lulas da mem ?ria, ent?o o teste de manufatura necessita efetuar opera??es de acesso para excitar semelhantemente todas as c?lulas que participam da mesma vizinhan?a. O March Test ? um teste que efetua opera??es desta natureza e, portanto, ? utilizado para controlar a execu??o do teste e recolher os dados proveniente da LCV, que cont?m o resultado da detec??o efetuada em cada vizinhan?a. A LCV, o sensor de corrente e o March Test juntos comp?em a t?cnica de detec??o de defeitos proposta nesta disserta??o, e foram validados quanto as suas fun??es para comprovar que operam como projetados. Por m, a t?cnica proposta se mostrou capaz de detectar as 10 milh?es de c?lulas defeituosas (com o defeito mais dif?cil de detectar que causa falha funcional din?mica) em uma SRAM de 1Gbit, sem deixar passar nenhuma c?lula defeituosa pelo teste de manufatura, junto a isso, 294.890 c?lulas boas foram desperdi?adas, isto-?, foram dadas como defeituosas enquanto n?o tinham defeitos, o que representa apenas 0,029% de desperd?cio. Tudo isso, ao custo de ?rea equivalente a ?rea consumida por 56 c?lulas de mem?ria, por coluna monitorada, e ao custo de um teste de manufatura que executa apenas 5 opera??es em cada linha da SRAM.