Made available in DSpace on 2015-04-14T13:56:16Z (GMT). No. of bitstreams: 1 412872.pdf: 5822459 bytes, checksum: 92433e5505b06d2b251a2d0c943d8652 (MD5) Previous issue date: 2009-03-31 / Atualmente, grande parte dos equipamentos eletr?nicos utilizam circuitos s?ncronos que s?o controlados por um sinal de rel?gio (clock ) global. Este sinal estabelece o exato momento em que os registradores devem capturar os dados e assim, sincroniza as opera??es do sistema. Contudo, este tipo de circuito pode apresentar uma s?rie de problemas como, por exemplo, grande sensibilidade ao ru?do, al?m de apresentar altos ?ndices de emiss?o eletromagn?tica e por conseguinte, afetar outros circuitos vizinhos com este tipo de ru?do. Neste contexto, os circuitos ass?ncronos surgem como uma alternativa extremamente vi?vel e interessante no que diz respeito ao projeto de sistemas intrinsicamente mais robustos ao ru?do. Entretanto, o uso de circuitos ass?ncronos em larga escala ? nitidamente limitado pela maior complexidade de projeto e principalmente pela inexist?ncia de ferramentas CAD capazes de darem suporte a todas as fases de desenvolvimento dos mesmos e a necessidade de mudan?a de paradigmas por parte dos projetistas. Assim, o presente trabalho tem como principal objetivo comparar sistemas s?ncronos com ass?ncronos gerados a partir de uma dada t?cnica de dessincroniza??o de forma a estabelecer a robustez associada a cada um dos circuitos. Esta t?cnica de dessincroniza??o, desenvolvida em 2004 representa uma grande refer?ncia na ?rea de projeto de circuitos ass?ncronos. Ela ? baseada no uxo de projeto de circuitos s?ncronos e representa uma solu??o bastante simples, capaz de gerar circuitos ass?ncronos a partir de descri??es s?ncronas. Al?m disso, esta t?cnica pode ser implementada atrav?s do uso de ferramentas de CAD convencionais j? existentes no mercado. Finalmente, para validar a t?cnica de dessincroniza??o acima mencionada, foram realizados v?rios experimentos de inje??o de falhas atrav?s do uso de interfer?ncia eletromagn ?tica (EMI) irradiada e conduzida de acordo com as normas IEC 62.132-2 e IEC 61.004-29. A plataforma de ensaios utilizada foi projetada e desenvolvida pela equipe do Laborat?rio SiSC (Sistemas, Sinais e Computa??o) da PUCRS. Sobre esta plataforma, uma placa SMD com seis camadas contendo v?rios FPGAs e l?gica de controle, duas vers?es distintas do processador (softcore) DLX foram mapeadas em FPGA e o programa aplicativo carregado em mem?ria BRAM. A an?lise dos resultados obtidos durante os experimentos de inje??o de falhas indica que a t?cnica proposta ? capaz de gerar e cientemente circuitos ass?ncronos e que estes, quando expostos a EMI, s?o sem d?vida mais robustos do que os circuitos s?ncronos.

Made available in DSpace on 2015-04-14T13:56:21Z (GMT). No. of bitstreams: 1 433276.pdf: 19761233 bytes, checksum: ae3d3981f10d3a7c7e8d6e45d188364c (MD5) Previous issue date: 2011-03-24 / Atualmente, sistemas eletr?nicos embarcados (System-on-Chip -SoC) s?o cada vez mais populares, com custos cada vez menores e performance cada vez mais elevada usados em aplica??es cr?ticas. Por esta raz?o, ? necess?rio que estes sistemas sejam extremamente confi?veis e robustos. Observa-se que a grande maioria dos SoCs utilizados atualmente faz uso do paradigma s?ncrono, o qual se baseia em um sinal de rel?gio global para sincronizar todo o circuito. Por?m, ? importante salientar que essa arquitetura apresenta s?rios problemas relacionados ? compatibilidade eletromagn?tica(Electromagnetic Compatibility - EMC), tanto no que tange ? emiss?o quanto ? susceptibilidade. Neste contexto, circuitos ass?ncronos representam uma alternativa extremamente vi?vel capaz de aminizar e at? mesmo solucionar tais problemas de EMC, pois circuitos ass?ncronos tendem intrinsecamente a serem mais robustos ao ru?do magn?tico. A grande dificuldade frente ao paradigma ass?ncrono esta fundamentada ao fato de que projetistas n?o est?o preparados para essa mudan?a de paradigma bem como uma car?ncia de ferramentas de CAD voltadas para o desenvolvimento deste tipo de circuito no mercado. Assim, esta disserta??o de mestrado visa propor uma metodologia de projeto de circuitos ass?ncronos que correlacione o tipo de ru?do eletromagn?tico existente no meio onde o circuito ser? operado com a confiabilidade esperada para o mesmo. Basicamente, este objetivo ? alcan?ado atrav?s do aumento progressivo dos atrasos da l?gica de controle dos circuitos de hamdshaking entre est?gios de um circuito pipeline ass?ncronos. Ao final, este trabalho apresenta resultados de experimentos pr?ticos realizados para validar a metodologia proposta atrav?s da inje??o de ru?do conduzido nas linhas de alimenta??o (Power Supply Disturbances - PSD) de diferentes vers?es do circuitos ass?ncrono adotado como estudo-de-caso. Os experimentos pr?ticos foram realizados de acordo com o Standard internacional IEC 61.00-4-29, que define par?metros para a gera??o de ru?do nas linhas de alimenta??o de circuitos e sistemas eletr?nicos integrados

Made available in DSpace on 2015-04-14T13:56:37Z (GMT). No. of bitstreams: 1 392289.pdf: 3017753 bytes, checksum: 0ca27d271856789bdc545e8b325b7d56 (MD5) Previous issue date: 2007-04-27 / Receptores para sistemas wireless OFDM (Orthogonal Frequency Division Multiplexing) usualmente realizam a estima??o e compensa??o do canal atrav?s de s?mbolos piloto inseridos em portadoras cujas posi??es ao longo do espectro do canal s?o conhecidas. As fun??es de transfer?ncia calculadas a partir dos sinais piloto s?o interpoladas para determinar as fun??es de transfer?ncia em todas as portadoras que compreendem o espectro do canal. Varia??es do canal ao longo do tempo s?o compensadas atrav?s de interpola??o entre as sucessivas estima??es do canal numa mesma portadora. No entanto, n?o raramente, a ocorr?ncia de varia??es bruscas limita a capacidade de atua??o dos interpoladores temporais este ? o caso dos receptores m?veis. Nesta disserta??o apresentaremos uma nova t?cnica de compensa??o de canal utilizando a opera??o concorrente entre dois algoritmos baseados no gradiente estoc?stico: um que minimiza a fun??o de custo atrav?s da dispers?o de energia do sinal recebido e outro que minimiza a dist?ncia euclidiana entre os s?mbolos da modula??o digital recebidos e aqueles na constela??o de refer?ncia atribu?da a cada subcanal OFDM. Os resultados mostram uma significativa melhora na performance da etapa de estima??o e compensa??o do canal quando esta ? submetida a r?pidas varia??es, permitindo uma consider?vel redu??o na taxa de erro do demodulador mesmo quando este opera em um cen?rio sujeito a intenso multipercurso din?mico.

Made available in DSpace on 2015-04-14T13:56:37Z (GMT). No. of bitstreams: 1 346861.pdf: 1247028 bytes, checksum: 6cdf9feef272bc4395446fc3f7de312a (MD5) Previous issue date: 2006-03-30 / A verifica??o da medida de press?o arterial ? de grande import?ncia para o diagn?stico de doen?as cardiovasculares e principalmente para o acompanhamento de interven??es terap?uticas, por?m os m?todos invasivos hoje utilizados s?o caros e principalmente agressivos ao paciente, reduzindo por estes motivos sua aplica??o. Este estudo pretende obter, por m?todos n?o-invasivos, a medida da press?o arterial de pacientes humanos. Isto consiste na aquisi??o das press?es sist?licas, diast?licas e m?dias de forma "simultaneamente" bem como a apresenta??o destas num visor. Os valores adquiridos pelo m?todo n?o-invasivo ser?o comparados a dados resultantes da aquisi??o invasiva da press?o arterial por carater intra-a?rtico que ? considerado padr?o-ouro. Os sinais obtidos de maneira n?o-invasiva ser?o acondicionados diretamente no computador ap?s serem captados por uma placa de aquisi??o junto ao sensor que est? localizado no manguito do aparelho. J? os dados obtidos de maneira convencional est?o localizados em um monitor os quais tamb?m ser?o transferidos para o computador. Este trabalho n?o tem como objetivo realizar testes em seres humanos. Assim, para validar o sistema proposto, ser?o realizados testes em pacientes virtuais com uma amostragem de dez medidas para diferentes n?veis de press?o, tanto para o caso de pacientes adultos quanto para neonatais.

Made available in DSpace on 2015-04-14T13:58:40Z (GMT). No. of bitstreams: 1 427903.pdf: 145951 bytes, checksum: 25c3a345abd5cb93a9f65fefaf947924 (MD5) Previous issue date: 2010-12-07 / A s?ntese e a aplica??o de novos materiais org?nicos, nanoestruturados, para o desenvolvimento de tecnologia em dispositivos org?nicos tem despertado grande interesse na comunidade cient?fica. Atualmente encontram-se no mercado os primeiros produtos eletr?nicos polim?ricos (materiais org?nicos semicondutores), entre esses h? os dispositivos eletrocr?micos, os quais s?o chamados de janelas inteligentes. Os principais aspectos funcionais de dispositivos eletrocr?micos para aplica??o na ind?stria arquitet?nica e automotiva s?o o controle da passagem de luz e de temperatura para o conforto t?rmico e visual. Podem ser flex?veis e muito finos, al?m de n?o conter metais pesados. Os dispositivos org?nicos s?o formados por camadas de materiais org?nicos depositados em diversas arquiteturas. Neste trabalho, a partir dos materiais org?nicos eletrodepositados, no caso Polianilina, PANI, que apresenta estabilidade nos par?metros ?pticos e el?tricos, desenvolveram-se prot?tipos de dispositivos org?nicos eletrocr?micos. As t?cnicas utilizadas na caracteriza??o desses materiais foram: espectroscopia de absor??o ultravioleta-vis?vel (UV-Vis), microscopia ?ptica, microscopia eletr?nica de varredura (MEV), medida de espessura e medidas el?tricas. O objetivo deste trabalho foi o desenvolvimento de dispositivos org?nicos eletrocr?micos de transmiss?o (DETs) que apresentem o Poli(3,4-etilenodioxitiofeno), PEDOT, como eletrodo de trabalho e o Pent?xido de Van?dio, V2O5, como contra-eletrodo. A arquitetura proposta neste trabalho utiliza o eletr?lito de LiClO4/PC/PMMA para separar o contra-eletrodo de PANI/V2O5 do eletrodo de PEDOT. A an?lise dos resultados obtidos com a caracteriza??o ?ptica e el?trica revelaram que o DET apresentou mudan?a na absor??o ?ptica, quando submetidos a diferen?a de potencial, e um decr?scimo de tr?s ordens de grandeza na resistividade el?trica. Estes resultados demonstraram a viabilidade para a confec??o de dispositivos eletrocr?micos que apresentam o PEDOT como eletrodo de superf?cie e o PANI/V2O5 como contra-eletrodo de superf?cie

Made available in DSpace on 2015-04-14T13:56:11Z (GMT). No. of bitstreams: 1 404328.pdf: 3041840 bytes, checksum: 71eb19106ae512b0259919d42c2e2389 (MD5) Previous issue date: 2008-06-30 / A crescente evolu??o da ?rea da microeletr?nica nas ?ltimas d?cadas acarretou um aumento expressivo da capacidade de integra??o de sistemas em um ?nico chip, o que levou ? necessidade de novas tecnologias para a an?lise do correto funcionamento dos sistemas. Observam-se, recentemente, novas arquiteturas de processadores, migrando de uma ?nica CPU (Unidade Central de Processamento) para m?ltiplos n?cleos (tipicamente, 2, 4 e 8 processadores em uma ?nica pastilha). ? neste cen?rio, que evolui de sistemas eletr?nicos mono para multiprocessados, que este trabalho se insere, visando propor uma expans?o da t?cnica CFCSS (Control Flow Checking by Software Signatures), desenvolvida por Edward J. McCluskey para sistemas monoprocessados, a uma vers?o aplic?vel a sistemas com v?rios processadores em um SoC (System-on-Chip). Quanto ? sua estrutura, este trabalho constitui-se de duas partes. A primeira apresenta a taxonomia e os conceitos b?sicos de sistemas tolerantes a falhas e uma revis?o bibliogr?fica das principais t?cnicas de detec??o de falhas em software em sistemas monoprocessados, al?m de abordar a evolu??o da tecnologia reprogram?vel. A segunda parte descreve a metodologia de desenvolvimento das plataformas de hardware e de software, bem como as etapas realizadas e as dificuldades encontradas. Al?m disso, apresenta a t?cnica CFCSS adaptada a v?rios processadores, o protocolo de comunica??o desenvolvido para a realiza??o dos testes e os resultados obtidos. Assim, este trabalho demonstra car?ter inovador e se justifica pela tend?ncia de os sistemas embarcados possu?rem, v?rios processadores e aplica??es sendo executadas simultaneamente.

Made available in DSpace on 2015-04-14T13:56:14Z (GMT). No. of bitstreams: 1 411910.pdf: 2200612 bytes, checksum: 4c44c72a81a3bd7eec64bd78b4b6c50a (MD5) Previous issue date: 2009-03-27 / Esta disserta??o apresenta o desenvolvimento e a implementa??o de uma estrat?gia alternativa para o controle da tens?o de sa?da em Fontes Ininterruptas de Energia (tamb?m chamadas de UPS - Uninterruptible Power Supply). Esta estrat?gia ? denominada Controlador Proporcional, Senoidal e Cossenoidal (PSC). Os ganhos deste controlador s?o obtidos atrav?s de t?cnicas de otimiza??o convexa baseadas na formula??o LMI (Linear Matrix Inequality). Atrav?s destas t?cnicas, determina-se um controlador do tipo realimenta??o de estados tal que os p?los em malha fechada do sistema estejam contidos em uma especificada regi?o no plano s, al?m de minimizar um limitante superior da norma H do sistema, de forma a minimizar a influ?ncia de dist?rbios da carga na tens?o de sa?da da UPS. Uma UPS comercial, controlada atrav?s de um Controlador PID (Proporcional, Integral e Derivativo), ? apresentada neste trabalho, bem como, seus testes de desempenho mediante carga linear e n?o-linear. Por fim, troca-se a a??o do Controlador PID pela estrat?gia alternativa proposta (Controlador PSC) e realizam-se novas simula??es e novos testes. Observa-se em todos os resultados apresentados, tanto simulados quanto pr?ticos, uma melhora bastante significativa devido ? utiliza??o do Controlador PSC, sem acr?scimo de custo no hardware utilizado comercialmente. Com isto, confirma-se a viabilidade da utiliza??o desta estrat?gia de controle em UPS comerciais.

Made available in DSpace on 2015-04-14T13:56:15Z (GMT). No. of bitstreams: 1 412960.pdf: 778127 bytes, checksum: a6289858979d586fcbd985f416013d0c (MD5) Previous issue date: 2009-03-30 / Esta disserta??o apresenta uma melhoria feita em uma t?cnica de esteganografia para ?udio que emprega espalhamento espectral (spread spectrum), o que permite que se insira muito mais informa??o no sinal hospedeiro, sem que com isso haja degrada??o da qualidade perceptual, utilizando tr?s m?todos diferentes de compress?o de dados sem perdas nas fontes de dados. Um c?digo corretor de erros (ECC) tamb?m ? utilizado a fim de permitir taxas de bits de dados mais altas sem afetar a probabilidade de erros de detec??o. O modelo psicoac?stico, assim como a t?cnica de espalhamento espectral, s?o explicados em detalhes, e o comportamento do sistema auditivo humano (HAS) sob o efeito de est?mulos auditivos ? descrito. Al?m disso, testes de medi??o da capacidade de inser??o e de avalia??o da qualidade perceptual do ?udio mais especificamente a vers?o b?sica do algoritmo Perceptual Evaluation of Audio Quality (PEAQ) (ITU, 1998-2001) s?o realizados com seis diferente excertos de ?udio e diferentes arquivos de texto comprimidos sendo utilizados como fontes de dados. Finalmente, ? apresentada uma compara??o dos algoritmos de compress?o utilizados nesta disserta??o, provando que a compress?o dos dados n?o afeta a qualidade perceptual do ?udio e, ao mesmo tempo, pode aumentar a capacidade de inser??o do sinal hospedeiro em mais de 100%.

Made available in DSpace on 2015-04-14T13:56:23Z (GMT). No. of bitstreams: 1 438862.pdf: 6841213 bytes, checksum: 62ab6904af18caf353f011769efc8178 (MD5) Previous issue date: 2012-03-30 / This work proposes a new time and frequency synchronization system for OFDM (Orthogonal Frequency Division Multiplexing) receivers. Presently, the OFDM technique is adopted in nearly all wireless broadband systems (IEEE 802.16 WiMax, 3GPP-LTE, IEEE 802.22, etc). It is also used in the ISDB-T digital television system, adopted in Brazil. The proposed synchronization system controls the receiver timing and frequency in a closed loop, adjusting the FFT window delay and the local oscillator frequency. The loop error is measured in the frequency domain, based on reference symbols inserted on pilot carriers in the transmitter. Initialization of the closed loop operating point is performed with base on the guard interval generated at the transmitter. Di erently of the usual sync implementations for OFDM systems, the proposed system actuates in the time domain, instead of the frequency domain. Also, in order to avoid loop instabilities due to the transport delay intrinsic to the OFDM demodulation process, the proposed system uses a prediction algorithm for loop stabilization. / Este trabalho prop?e uma nova implementa??o do sistema de sincronismo de tempo e frequ?ncia para receptores OFDM (Orthogonal Frequency Division Multiplexing). A t?cnica OFDM e utilizada no sistema de TV digital adotado no Brasil (ISDB-T), bem como na quase totalidade das tecnologias para wireless broadband atualmente no mercado (IEEE 802.16 WiMax, 3GPP-LTE, IEEE 802.22, etc). O sistema de sincronismo aqui proposto controla frequ?ncia e timing do receptor em malha fechada, atuando no atraso ou no adiantamento dos dados na entrada da FFT e na frequ?ncia do oscilador local. A medi??o do erro da malha e efetuada no dom?nio frequ?ncia, tendo como refer?ncia s?mbolos pilotos inseridos em frequ?ncia no sinal transmitido. A inicializa??o do ponto de opera??o da malha fechada e baseado no intervalo de guarda inserido no sinal pelo transmissor. Ao contrario das implementa??es usuais para sincronismo em sistemas OFDM, a atua??o do sistema e no dom?nio tempo, e n?o no dom?nio frequ?ncia. Ainda, para evitar instabilidade da malha dado o atraso de transporte intr?nseco na demodulac?o de um sinal OFDM, esta ? estabilizada atrav?s de algoritmo de predi??o.

Made available in DSpace on 2015-04-14T13:56:29Z (GMT). No. of bitstreams: 1 453332.pdf: 3256943 bytes, checksum: 802e693c7d7f8218ab7cad817e183d79 (MD5) Previous issue date: 2013-04-10 / With the evolution of CMOS technology, density and proximity between routing lines of integrated circuits (ICs) have increased substantially in the recent years. Slight variations in the manufacturing process, as the undesired connection between adjacent tracks and variations in threshold voltage due to changes in the lithographic process can cause the IC to behave anomalously. In this context, the development of new test methodologies, which are capable of providing high capacity fault detection in order to identify defects, becomes essential. Specifically when manufacturing ICs using technologies below 65nm, the use of test methodologies that aim at detecting delay faults is crucial, thus the production process does not cause a change in the resulting logic circuit's behaviour, but only a change in the circuit's timing. Thereby, this master thesis proposes the development of a methodology for the injection of delay faults in order to extract the delay fault coverage and to analyse the efficiency of existing methodologies for complex ICs. The proposed approach aims at guiding the insertion of delay faults into specific points of the IC. Such insertion points are results of the probabilistic variation in the manufacturing process of large-scale integrated circuits and can be used in modelling delay faults arising from such variations. Through the specification, implementation, validation and assessment of an emulation tool in the Field-Programmable Gate Array (FPGA) it will be possible to understand the degree of robustness of complex integrated systems against delay faults, extract the fault coverage and evaluate the efficiency of both test methodologies and techniques for fault tolerance. / Com a evolu??o da tecnologia CMOS, a densidade e a proximidade entre as linhas de roteamento dos Circuitos Integrados (CIs) foram incrementadas substancialmente nos ?ltimos anos. Pequenas varia??es no processo de fabrica??o, como liga??es indesejadas entre trilhas adjacentes e varia??es no limiar de tens?o dos transistores devido a altera??es no processo de litografia podem causar um comportamento an?malo no CI. Assim, o desenvolvimento de novas metodologias de teste capazes de proverem uma elevada capacidade de detec??o de falhas, oriundas a partir dos mais variados tipos de defeitos de manufatura tornaram-se essenciais nos dias de hoje. Especificamente diante de CIs fabricados a partir de tecnologias abaixo de 65nm, torna-se fundamental o uso de metodologias de teste que visam a detec??o de falhas de atraso, pois as varia??es no processo de produ??o n?o manifestam uma altera??o l?gica no comportamento do circuito resultante, e sim uma altera??o na temporiza??o do circuito. Neste contexto, esta disserta??o de mestrado prop?e o desenvolvimento de uma metodologia de inje??o de falhas de atraso com a finalidade de extrair a cobertura de falhas e analisar a efici?ncia de metodologias de teste desenvolvidas para CIs complexos. A metodologia proposta visa nortear a inser??o de falhas de atraso em pontos espec?ficos do CI. Esses pontos de inser??o s?o resultados do estudo de varia??es probabil?stica do processo de fabrica??o de CIs em larga escala e podem ser utilizados na modelagem de falhas de atraso decorrentes dessas varia??es. Atrav?s da especifica??o, implementa??o, valida??o e avalia??o de uma ferramenta de emula??o em Field Programmable Gate Array (FPGA), ser? poss?vel avaliar a robustez de sistemas integrados complexos frente a falhas de atraso, extrair a cobertura de falhas e avaliar a efici?ncia tanto de metodologias de teste quanto de t?cnicas de toler?ncia a falhas.