Made available in DSpace on 2015-04-14T13:56:09Z (GMT). No. of bitstreams: 1 401158.pdf: 9853099 bytes, checksum: 1e66fe399c5e86bc932c94f590606b95 (MD5) Previous issue date: 2008-03-10 / Tendo em vista que o barramento de alimenta??o (VCC e Gnd) afeta diretamente a integridade de sinal de sistemas em chip (Systems-on-Chip, SoC) atrav?s de oscila??es de tens?o que podem induzir a erros funcionais, este trabalho tem por objetivo validar uma t?cnica inovadora, denominada CDCDC (Clock Duty Cycle Dynamic Control). Esta t?cnica visa aumentar a robustez de circuitos integrados (CI) digitais s?ncronos a tais oscila??es de tens?o. A t?cnica em quest?o realiza o controle din?mico do ciclo de trabalho (duty-cycle) do sinal de rel?gio (clock) de acordo com a presen?a de perturba??es (ru?dos) nas linhas de alimenta??o. Este controle din?mico do sinal de rel?gio realiza o prolongamento ou a redu??o do ciclo de trabalho, permitindo assim que o circuito s?ncrono apresente uma maior robustez ?s flutua??es dos n?veis de tens?o nas linhas de alimenta??o, sem que haja redu??o da freq??ncia do sinal de rel?gio. Garante-se desta forma, a manuten??o do desempenho do sistema mesmo quando este estiver operando em ambientes expostos ao ru?do. Considerando que a interfer?ncia eletromagn?tica (EMI) ? uma das principais causas de oscila??es no barramento de alimenta??o de circuitos integrados (CI s), o que por sua vez compromete drasticamente a confiabilidade dos sistemas atrav?s da redu??o da margem de sinal/ru?do, este trabalho tem por objetivo validar a utiliza??o da t?cnica CDCDC para o aumento da robustez de CI s operando expostos ? EMI

Made available in DSpace on 2015-04-14T13:56:30Z (GMT). No. of bitstreams: 1 389203.pdf: 6935100 bytes, checksum: 7b0d4097399f1b7fa7e32077309d3b40 (MD5) Previous issue date: 2007-02-15 / O ambiente eletromagn?tico em que sistemas eletr?nicos operam est? tornando-se cada vez mais hostil. A sociedade observa com bastante entusiasmo a r?pida prolifera??o de uma quantidade infind?vel de equipamentos eletr?nicos sem fio (wireless). Infelizmente, esta tend?ncia tem por conseq??ncia a polui??o de forma dram?tica do espectro de freq??ncia, e portanto, aumentando o ru?do intr?nseco do ambiente onde vivemos. Por outro lado, ? fundamental para a aceita??o e a seguran?a destes equipamentos eletr?nicos que estes n?o falhem devido ao ambiente eletromagn?tico. Assim, ? de suma import?ncia compreender como o ru?do eletromagn?tico (Electromagnetic Interference, ou EMI) impacta a confiabilidade de sistemas integrados complexos (Systems-on-Chip, ou SoC). Algumas empresas em escala mundial t?m demonstrado muita preocupa??o com este problema atrav?s do desenvolvimento de v?rias plataformas comerciais para o projeto e o teste de SoCs. Entretanto, estas plataformas n?o garantem medi??es adequadas da susceptibilidade dos sistemas eletr?nicos ? EMI. Este cen?rio nos motivou a propor uma plataforma de prototipagem reconfigur?vel para avaliar e aprimorar projetos de SoCs levando-se em considera??o sua imunidade ao ru?do eletromagn?tico. Esta plataforma ? baseada em normas internacionais IEC 62.132 para o projeto e o teste de sistemas eletr?nicos, ao n?vel de placa. O objetivo final deste conjunto de normas ? ditar regras que viabilizam a medi??o precisa da imunidade de circuitos integrados ? EMI, tanto radiada quanto conduzida. A plataforma desenvolvida ? baseada em duas placas espec?ficas e complementares. A primeira ? dedicada para o teste de imunidade ao ru?do irradiado em uma Gigahertz Transverse Electromagnetic Cell (GTEM Cell) de acordo com a norma IEC 62.132-2 (IEC, 2004). A segunda placa ? dedicada ao teste conduzido de ru?do de RF e foi implementada de acordo com as normas IEC 62.132-4 e IEC 62.132-2 (IEC, 2004), respectivamente. Ap?s o desenvolvimento da plataforma em quest?o, um estudo-de-caso baseado no processador soft-core da Xilinx, MicroBlaze, operando sob o controle do sistema operacional uCOS-II foi desenvolvido pelo Grupo SiSC e testado na plataforma. Os resultados dos ensaios s?o bastante motivadores e demonstram a capacidade e a flexibilidade da plataforma ser utilizada como ferramenta para avaliar o comportamento de SoCs em ambiente ruidoso do tipo EMI

Made available in DSpace on 2015-04-14T13:56:11Z (GMT). No. of bitstreams: 1 404328.pdf: 3041840 bytes, checksum: 71eb19106ae512b0259919d42c2e2389 (MD5) Previous issue date: 2008-06-30 / A crescente evolu??o da ?rea da microeletr?nica nas ?ltimas d?cadas acarretou um aumento expressivo da capacidade de integra??o de sistemas em um ?nico chip, o que levou ? necessidade de novas tecnologias para a an?lise do correto funcionamento dos sistemas. Observam-se, recentemente, novas arquiteturas de processadores, migrando de uma ?nica CPU (Unidade Central de Processamento) para m?ltiplos n?cleos (tipicamente, 2, 4 e 8 processadores em uma ?nica pastilha). ? neste cen?rio, que evolui de sistemas eletr?nicos mono para multiprocessados, que este trabalho se insere, visando propor uma expans?o da t?cnica CFCSS (Control Flow Checking by Software Signatures), desenvolvida por Edward J. McCluskey para sistemas monoprocessados, a uma vers?o aplic?vel a sistemas com v?rios processadores em um SoC (System-on-Chip). Quanto ? sua estrutura, este trabalho constitui-se de duas partes. A primeira apresenta a taxonomia e os conceitos b?sicos de sistemas tolerantes a falhas e uma revis?o bibliogr?fica das principais t?cnicas de detec??o de falhas em software em sistemas monoprocessados, al?m de abordar a evolu??o da tecnologia reprogram?vel. A segunda parte descreve a metodologia de desenvolvimento das plataformas de hardware e de software, bem como as etapas realizadas e as dificuldades encontradas. Al?m disso, apresenta a t?cnica CFCSS adaptada a v?rios processadores, o protocolo de comunica??o desenvolvido para a realiza??o dos testes e os resultados obtidos. Assim, este trabalho demonstra car?ter inovador e se justifica pela tend?ncia de os sistemas embarcados possu?rem, v?rios processadores e aplica??es sendo executadas simultaneamente.

Made available in DSpace on 2015-04-14T13:56:12Z (GMT). No. of bitstreams: 1 407189.pdf: 10947559 bytes, checksum: 226c6d99586bd813d912db1bc9d505c2 (MD5) Previous issue date: 2005-01-26 / Nos ?ltimos anos, o crescente aumento do n?mero de aplica??es cr?ticas baseadas em sistemas eletr?nicos, intensificou a pesquisa sobre t?cnicas de toler?ncia ? falhas. Durante o per?odo de funcionamento destes sistemas, a probabilidade de ocorrerem falhas transientes e permanentes devido ? presen?a de interfer?ncias dos mais variados tipos ? bastante grande. Dentre as falhas mais freq?entes, salientam-se as falhas que corrompem os dados e as falhas que alteram o fluxo de controle do processador que executa a aplica??o. Assim, a utiliza??o de t?cnicas capazes de detectarem estes tipos de falhas evita que as mesmas se propaguem pelo sistema e acabem gerando sa?das incorretas. Basicamente, estas t?cnicas s?o classificadas em dois grandes grupos: solu??es baseadas em software e solu??es baseadas em hardware. Neste contexto, o objetivo principal deste trabalho ? especificar e implementar uma solu??o h?brida, parte em software e parte em hardware, capaz de detectar em tempo de execu??o eventuais falhas em dados e no fluxo de controle do algoritmo. Esta solu??o baseia-se nas t?cnicas propostas em (REBAUDENGO, 2004) e (GOLOUBEVA, 2003) e implementa parte de suas regras de transforma??o de c?digo via software e parte via hardware. Assim, informa??es redundantes s?o agregadas ao c?digo da aplica??o e testes de consist?ncia s?o implementados via hardware. Em resumo, este trabalho prop?e o desenvolvimento de um n?cleo I-IP (infrastructure intellectual property), tal como um watchdog, para executar os testes de consist?ncia concorrentemente ? execu??o da aplica??o. Para isto, tr?s vers?es diferentes do I-IP foram implementadas em linguagem de descri??o de hardware (VHDL) e avaliadas atrav?s de experimentos de inje??o de falhas. A primeira vers?o implementada prov? a detec??o de falhas em dados e, como todo prot?tipo, este tamb?m apresenta algumas restri??es e limita??es. A segunda vers?o tamb?m detecta falhas em dados, entretanto, supera todos os problemas da vers?o anterior. A terceira vers?o do I-IP agrega ? vers?o anterior a capacidade de detectar falhas de fluxo de controle. Finalmente, ap?s a implementa??o das vers?es anteriores, foi especificada uma quarta vers?o que agrega confiabilidade e robustez ao I-IP desenvolvido atrav?s da utiliza??o de algumas t?cnicas de toler?ncia a falhas e da especifica??o de um auto-teste funcional. Os resultados obtidos a partir da avalia??o das vers?es do I-IP garantem que a metodologia proposta neste trabalho ? bastante eficiente, pois apresenta uma alta cobertura de falhas e supera os principais problemas presentes nas solu??es baseadas em software propostas na literatura, ou seja, degrada??o de desempenho e maior consumo de mem?ria. Finalmente, cabe mencionar que esta disserta??o ? o resultado parcial de atividades que fazem parte do escopo do Projeto Alfa (#AML/B7-311-97/0666/II-0086-FI) mantido entre os Grupos SiSC PUCRS (Brasil) e CAD Politecnico di Torino (It?lia) no per?odo de 2002-2005.

Made available in DSpace on 2015-04-14T13:56:13Z (GMT). No. of bitstreams: 1 385283.pdf: 3365473 bytes, checksum: 6d08f2f5bffa95bda247cae13c41e5d7 (MD5) Previous issue date: 2006-08-29 / Nos ?ltimos anos, o crescente aumento do n?mero de aplica??es cr?ticas envolvendo sistemas de tempo real aliado ao aumento da densidade dos circuitos integrados e a redu??o progressiva da tens?o de alimenta??o, tornou os sistemas embarcados cada vez mais suscept?veis ? ocorr?ncia de falhas transientes. T?cnicas que exploram o aumento da robustez de sistemas em componentes integrados (SoC) atrav?s do aumento do ciclo de trabalho do sinal de rel?gio gerado por um bloco PLL para acomodar eventuais atrasos indesejados da l?gica [1] s?o poss?veis solu??es para aumentar a confiabilidade de sistemas eletr?nicos. Diz-se que estes sistemas utilizam t?cnicas de error avoidance. Outras t?cnicas cujo objetivo n?o ? o de evitar falhas, mas sim o de detect?-las, s?o ditas t?cnicas de error detection. Este trabalho aborda esse segundo tipo de t?cnica para aumentar a confiabilidade de sistemas eletr?nicos; ou seja, aborda o desenvolvimento de t?cnicas que realizam a detec??o de erros em tempo de execu??o do sistema. Sistemas de tempo real n?o dependem somente do resultado l?gico de computa??o, mas tamb?m no tempo em que os resultados s?o produzidos. Neste cen?rio, diversas tarefas s?o executadas e o escalonamento destas em fun??o de restri??es temporais ? um tema de grande import?ncia. Durante o funcionamento destes sistemas em ambientes expostos ? interfer?ncia eletromagn?tica (EMI), existe a enorme probabilidade de ocorrerem falhas transientes. Assim, a utiliza??o de t?cnicas capazes de detectar erros evita que dados err?neos se propaguem pelo sistema at? atingir as sa?das e portanto, produzindo um defeito e/ou comprometendo a caracter?stica temporal do sistema. Basicamente, as t?cnicas de detec??o s?o classificadas em duas categorias: solu??es baseadas em software e solu??es baseadas em hardware. Neste contexto, o objetivo principal deste trabalho ? especificar e implementar uma solu??o baseada em software (descrito em linguagem C e inserida no n?cleo do Sistema Operacional de Tempo Real - RTOS) ou baseada em hardware (descrito em linguagem VHDL e conectada no barramento do processador) capaz de detectar em tempo de execu??o eventuais erros devido a falhas ocorridas no sistema. As falhas consideradas neste trabalho s?o aquelas que afetam a execu??o correta do fluxo de controle do programa. A solu??o proposta ? inovadora no sentido de se ter como alvo sistemas SoC com RTOS multitarefa em ambiente preemptivo. A solu??o proposta associa a estes sistemas, t?cnicas h?bridas de detec??o de erros: baseadas em software (YACCA [2,3]) e em hardware (WDT [4,5], OSLC [6,7] e SEIS [8,9,10]). Diferentes vers?es do sistema proposto foram implementadas. Em seguida, foram validadas em um ambiente de interfer?ncia eletromagn?tica (EMI) segundo a norma IEC 62132-2 [11] que define regras para os testes de circuitos integrados expostos ? EMI irradiada. A an?lise dos resultados obtidos demonstra que a metodologia proposta ? bastante eficiente, pois apresenta uma alta cobertura de falhas e supera os principais problemas presentes nas solu??es propostas na literatura. Ou seja, associa uma menor degrada??o de desempenho com um menor consumo de mem?ria e uma maior cobertura de falhas.

Made available in DSpace on 2015-04-14T13:56:16Z (GMT). No. of bitstreams: 1 417996.pdf: 4174866 bytes, checksum: 4a179b07ca438054c69ef666401f47d5 (MD5) Previous issue date: 2009-03-31 / O desenvolvimento de aplica??es cr?ticas de tempo real tolerantes a falhas representa um grande desafio para engenheiros e pesquisadores, visto que uma falha pode gerar efeitos catastr?ficos para o sistema, ocasionando grandes perdas financeiras e/ou de vidas humanas. Este tipo de sistema comumente utiliza processadores embarcados que processam dados de entrada e geram um determinado n?mero de sa?das de acordo com as especifica??es do mesmo. Entretanto, devido ? alta complexidade dos sistemas embarcados de tempo real, ? cada vez mais freq?ente o uso de um sistema operacional com o objetivo de simplificar o projeto do mesmo. Basicamente, o sistema operacional de tempo real (real-time operating system - RTOS) funciona como uma interface entre o hardware e o software. Contudo, sistemas embarcados de tempo real podem ser afetados por falhas transientes. Estas falhas podem degradar tanto o funcionamento da aplica??o quanto o do pr?prio sistema operacional embarcado. Em sistemas embarcados de tempo real, estas falhas podem afetar n?o somente as sa?das produzidas durante a execu??o da aplica??o, mas tamb?m as restri??es de tempo associadas ?s tarefas executadas pelo sistema operacional. Neste contexto, o presente trabalho prop?e uma nova t?cnica baseada em hardware capaz de aumentar a robustez de sistemas embarcados de tempo real. A t?cnica proposta ? baseada na implementa??o de um Infrastructure IP core (I-IP) denominado Escalonador- HW, que monitora a execu??o das tarefas e verifica se as mesmas est?o de acordo com as restri??es de tempo e seq??ncia de execu??o especificadas. Para validar a t?cnica proposta, foi desenvolvido um estudo-de-caso baseado em um microprocessador pipeline e um kernel de RTOS, al?m de um conjunto de benchmarks capazes de exercitar diferentes servi?os oferecidos pelo sistema operacional embarcado. Este estudo-de-caso foi mapeado em um dispositivo program?vel l?gico (FPGA). Experimentos de inje??o de falhas por Software e Hardware foram realizados para validar a capacidade de detec??o de falhas e estimar os overheads introduzidos pela t?cnica. Os resultados demonstram que a lat?ncia de detec??o de falhas ? menor que a lat?ncia de detec??o por parte do RTOS, sendo a cobertura de detec??o do Escalonador-HW maior que ? RTOS. Por ultimo, o overhead introduzido representa aproximadamente 6% do processador Plasma.

Made available in DSpace on 2014-12-17T14:55:17Z (GMT). No. of bitstreams: 1 DanielleSS_da_capa_ate_pag_13.pdf: 7780699 bytes, checksum: dd280d1a1b7808173600cb1ec29d5cbc (MD5) Previous issue date: 2004-05-12 / Coordena??o de Aperfei?oamento de Pessoal de N?vel Superior / This work presents a suggestion of a security system of land automation having as objective main the creation of a system capable from easy method, supervise the installations of a building with the goal to preserver security personal and patrimonial necessities, aim at portability low cost and use easiness. Was designed an alarms central and access controller that has digital and analogical inputs for sensors and outputs for buzzer, telephonic dialing and electronic lock. The system is supervised by software that makes solicitations of information to the alarms central through the one computer's serial port (RS-232). The supervisory software was developed in platform LabVIEW with displays the received data on a graphical interface informing the sensors' current states distributed in the building and system events as alarns occurrences. This system also can be viewed through the Internet for people registered by the land security's system administrator / Este trabalho apresenta uma proposta de um sistema de seguran?a para automa??o predial, tendo como objetivo principal ? cria??o de um sistema que seja capaz de uma forma simples, monitorar as instala??es de um pr?dio a fim de atender as necessidades de prote??o patrimonial e pessoal, visando portabilidade, baixo custo e facilidade de uso. Foi projetada uma central de alarmes e controlador de acesso com entradas anal?gicas e digitais para sensores e sa?das para sirene, discadora telef?nica e fechadura eletr?nica. O sistema ? supervisionado por um software de monitoramento que f?z requisi??es de informa??es ? central de alarmes atrav?s da porta serial do computador (RS-232). O software supervis?rio foi desenvolvido na plataforma de desenvolvimento LabVIEW o qual disponibiliza os dados recebidos numa interface gr?fica informando os estados atuais dos sensores distribu?dos no interior do pr?dio e eventos do sistema como ocorr?ncias de alarmes. Este sistema tamb?m pode ser visualizado atrav?s da lnternet por pessoas cadastradas pelo administrador do sistema de seguran?a predial