Made available in DSpace on 2015-04-14T13:56:09Z (GMT). No. of bitstreams: 1 401158.pdf: 9853099 bytes, checksum: 1e66fe399c5e86bc932c94f590606b95 (MD5) Previous issue date: 2008-03-10 / Tendo em vista que o barramento de alimenta??o (VCC e Gnd) afeta diretamente a integridade de sinal de sistemas em chip (Systems-on-Chip, SoC) atrav?s de oscila??es de tens?o que podem induzir a erros funcionais, este trabalho tem por objetivo validar uma t?cnica inovadora, denominada CDCDC (Clock Duty Cycle Dynamic Control). Esta t?cnica visa aumentar a robustez de circuitos integrados (CI) digitais s?ncronos a tais oscila??es de tens?o. A t?cnica em quest?o realiza o controle din?mico do ciclo de trabalho (duty-cycle) do sinal de rel?gio (clock) de acordo com a presen?a de perturba??es (ru?dos) nas linhas de alimenta??o. Este controle din?mico do sinal de rel?gio realiza o prolongamento ou a redu??o do ciclo de trabalho, permitindo assim que o circuito s?ncrono apresente uma maior robustez ?s flutua??es dos n?veis de tens?o nas linhas de alimenta??o, sem que haja redu??o da freq??ncia do sinal de rel?gio. Garante-se desta forma, a manuten??o do desempenho do sistema mesmo quando este estiver operando em ambientes expostos ao ru?do. Considerando que a interfer?ncia eletromagn?tica (EMI) ? uma das principais causas de oscila??es no barramento de alimenta??o de circuitos integrados (CI s), o que por sua vez compromete drasticamente a confiabilidade dos sistemas atrav?s da redu??o da margem de sinal/ru?do, este trabalho tem por objetivo validar a utiliza??o da t?cnica CDCDC para o aumento da robustez de CI s operando expostos ? EMI

Made available in DSpace on 2015-04-14T13:56:12Z (GMT). No. of bitstreams: 1 407756.pdf: 1790642 bytes, checksum: 336376143b2d186c09e1cfa0d540851d (MD5) Previous issue date: 2008-10-24 / O constante avan?o no processo de fabrica??o de circuitos integrados tem reduzido drasticamente a geometria dos transistores e os n?veis das tens?es de alimenta??o. Em circuitos de alta densidade operando a baixa tens?o, as c?lulas de mem?ria s?o capazes de armazenar informa??o com menos capacit?ncia, o que significa que menos carga ou corrente ? necess?ria para armazenar os mesmos dados. Durante o per?odo de armazenamento, os dados envolvidos est?o suscet?veis a sofrerem influ?ncia de meio, tais como interfer?ncias eletromagn?ticas, radia??es ou at? mesmo falhas do pr?prio hardware envolvido. A falha ? caracterizada como uma invers?o de um ou mais bits de um dado armazenado na mem?ria. Conseq?entemente, os dados poder?o apresentar falhas, que provocar?o erros e comprometer?o a utiliza??o destes dados. Uma forma de resolu??o destes problemas ? a utiliza??o de C?digos Corretores de Erros. Um C?digo Corretor de Erros ?, em ess?ncia, um modo organizado de acrescentar algum dado adicional a cada informa??o que se queira armazenar e que permita, ao recuperarmos a mesma, detectar e corrigir os erros encontrados. A maioria dos C?digos Corretores de Erro em uso s?o desenvolvidos para corrigirem erros aleat?rios, isto ?, erros que ocorrem de maneira independente da localiza??o de outros erros. Contudo, em muitas situa??es, os erros podem aparecer em rajadas. De uma maneira geral, C?digos Corretores de Erros aleat?rios n?o se constituem na forma mais adequada e eficiente para corre??o de erros em rajadas, e a rec?proca tamb?m ? verdadeira. Dos v?rios m?todos propostos pela literatura, para corrigirmos simultaneamente estes dois tipos de erros, o mais efetivo ? o Embaralhamento. O Embaralhador ? um algoritmo, um m?todo que pode ser implementado tanto em hardware quanto em software. ? essencialmente constitu?do por um reordenamento dos bits e ? executado anteriormente ao armazenamento em mem?ria (Embaralhador) e na leitura, os bits s?o novamente reordenados, ou seja, s?o colocados novamente em sua posi??o original (Desembaralhador). Isto provoca um aumento na taxa de detec??o e corre??o destes erros, uma vez que se houver uma interfer?ncia concentrada (rajada de erros) em uma mem?ria, por exemplo, durante o armazenamento, na opera??o de leitura, ao se fazer o desembaralhamento, os erros ficam expostos de forma distribu?da, aparecendo como erros aleat?rios ao decodificador. Esta disserta??o apresenta uma proposta que combina a utiliza??o de C?digos de Detec??o e Corre??o de erros amplamente referenciados na literatura (Hamming, Hamming Estendido, Reed-Muller e Matrix) associados ? t?cnica de Embaralhamento aplicada a Hardware, com o objetivo de aumentar a capacidade de detec??o e corre??o de erros em rajada (erros concentrados). A execu??o dos testes de inje??o de falhas do tipo bit-flip, aplicadas ?s t?cnicas corretoras de erros utilizadas nesta disserta??o, mostraram que com a associa??o da t?cnica de Embaralhamento as mesmas passaram a ser eficientes tamb?m para erros em rajadas

Made available in DSpace on 2015-04-14T14:49:00Z (GMT). No. of bitstreams: 1 404266.pdf: 1735778 bytes, checksum: d2509663d82001555e81c857677ae9f9 (MD5) Previous issue date: 2008-03-18 / A complexidade de sistemas de software tem aumentado devido aos novos requisitos impostos pelas aplica??es modernas, tais como confiabilidade, seguran?a e disponibilidade. Sistemas confi?veis s?o sistemas que mant?m seu funcionamento de acordo com sua especifica??o mesmo na presen?a de situa??es excepcionais. Na tentativa de implementar sistemas mais robustos e confi?veis, torna-se imprescind?vel a utiliza??o de mecanismos capazes de lidar com problemas que potencialmente possam afetar seu perfeito funcionamento. Variados tipos de defeitos e situa??es inesperadas podem ocorrer em aplica??es que rodam sobre sistemas distribu?dos. Para que seja atingido um grau satisfat?rio de utiliza??o destes sistemas ? extremamente importante que sejam utilizadas t?cnicas objetivando coibir ou minimizar a exist?ncia de falhas. Toler?ncia a Falhas ? uma t?cnica que tem por objetivo oferecer alternativas que permitam ao sistema manter o funcionamento conforme sua especifica??o, mesmo na ocorr?ncia de situa??es indesejadas. A literatura descreve diversos tipos de mecanismos que auxiliam no desenvolvimento de aplica??es que possuem diversas atividades acontecendo simultaneamente. Em geral, um mecanismo composto por diversos participantes (objetos ou processos) executando um conjunto de atividades paralelamente ? chamado de intera??o multiparticipante. Em uma intera??o multiparticipante diversos participantes de alguma maneira "se unem"para produzir um estado combinado, intermedi?rio e tempor?rio e utilizam este estado para executar alguma atividade. Ap?s a atividade executada a intera??o ? desfeita e ent?o cada participante prossegue sua execu??o. Entretanto, diversas vezes a intera??o entre os participantes pode levar a situa??es onde toda a execu??o tem que ser refeita (efeito domin?). Para evitar este tipo de situa??o e para auxiliar no tratamento de exce??es concorrentes que podem ocorrer nos diversos participantes de uma intera??o pode-se utilizar, por exemplo, o mecanismo de intera??es multiparticipantes confi?veis (Dependable Multiparty Interactions - DMIs). Este mecanismo tem sido utilizado para o desenvolvimento de aplica??es em diversas ?reas. Todavia, percebemos que todos os estudos de casos desenvolvidos utilizando DMIs foram implementados manualmente, ou seja, sem a utiliza??o de nenhuma ferramenta de apoio. Tal situa??o al?m de acarretar um elevado tempo de desenvolvimento tamb?m facilita ? inclus?o de falhas no sistema. Nesta disserta??o apresentamos uma proposta de desenvolvimento de aplica??es confi?veis que utilizam o mecanismo de DMIs. Utilizando o IDE Eclipse desenvolvemos uma feramenta capaz de automatizar o processo de cria??o de aplica??es que utilizam DMIs para tolerar falhas, proporcionando aos desenvolvedores ganho de produtividade, redu??o da possibilidade de inser??o de falhas no c?digo, assim como facilitar a compreens?o dos elementos que comp?em uma DMI e a maneira como os mesmos est?o relacionados.

Made available in DSpace on 2015-04-14T13:56:12Z (GMT). No. of bitstreams: 1 407189.pdf: 10947559 bytes, checksum: 226c6d99586bd813d912db1bc9d505c2 (MD5) Previous issue date: 2005-01-26 / Nos ?ltimos anos, o crescente aumento do n?mero de aplica??es cr?ticas baseadas em sistemas eletr?nicos, intensificou a pesquisa sobre t?cnicas de toler?ncia ? falhas. Durante o per?odo de funcionamento destes sistemas, a probabilidade de ocorrerem falhas transientes e permanentes devido ? presen?a de interfer?ncias dos mais variados tipos ? bastante grande. Dentre as falhas mais freq?entes, salientam-se as falhas que corrompem os dados e as falhas que alteram o fluxo de controle do processador que executa a aplica??o. Assim, a utiliza??o de t?cnicas capazes de detectarem estes tipos de falhas evita que as mesmas se propaguem pelo sistema e acabem gerando sa?das incorretas. Basicamente, estas t?cnicas s?o classificadas em dois grandes grupos: solu??es baseadas em software e solu??es baseadas em hardware. Neste contexto, o objetivo principal deste trabalho ? especificar e implementar uma solu??o h?brida, parte em software e parte em hardware, capaz de detectar em tempo de execu??o eventuais falhas em dados e no fluxo de controle do algoritmo. Esta solu??o baseia-se nas t?cnicas propostas em (REBAUDENGO, 2004) e (GOLOUBEVA, 2003) e implementa parte de suas regras de transforma??o de c?digo via software e parte via hardware. Assim, informa??es redundantes s?o agregadas ao c?digo da aplica??o e testes de consist?ncia s?o implementados via hardware. Em resumo, este trabalho prop?e o desenvolvimento de um n?cleo I-IP (infrastructure intellectual property), tal como um watchdog, para executar os testes de consist?ncia concorrentemente ? execu??o da aplica??o. Para isto, tr?s vers?es diferentes do I-IP foram implementadas em linguagem de descri??o de hardware (VHDL) e avaliadas atrav?s de experimentos de inje??o de falhas. A primeira vers?o implementada prov? a detec??o de falhas em dados e, como todo prot?tipo, este tamb?m apresenta algumas restri??es e limita??es. A segunda vers?o tamb?m detecta falhas em dados, entretanto, supera todos os problemas da vers?o anterior. A terceira vers?o do I-IP agrega ? vers?o anterior a capacidade de detectar falhas de fluxo de controle. Finalmente, ap?s a implementa??o das vers?es anteriores, foi especificada uma quarta vers?o que agrega confiabilidade e robustez ao I-IP desenvolvido atrav?s da utiliza??o de algumas t?cnicas de toler?ncia a falhas e da especifica??o de um auto-teste funcional. Os resultados obtidos a partir da avalia??o das vers?es do I-IP garantem que a metodologia proposta neste trabalho ? bastante eficiente, pois apresenta uma alta cobertura de falhas e supera os principais problemas presentes nas solu??es baseadas em software propostas na literatura, ou seja, degrada??o de desempenho e maior consumo de mem?ria. Finalmente, cabe mencionar que esta disserta??o ? o resultado parcial de atividades que fazem parte do escopo do Projeto Alfa (#AML/B7-311-97/0666/II-0086-FI) mantido entre os Grupos SiSC PUCRS (Brasil) e CAD Politecnico di Torino (It?lia) no per?odo de 2002-2005.

Made available in DSpace on 2015-04-14T13:56:13Z (GMT). No. of bitstreams: 1 385283.pdf: 3365473 bytes, checksum: 6d08f2f5bffa95bda247cae13c41e5d7 (MD5) Previous issue date: 2006-08-29 / Nos ?ltimos anos, o crescente aumento do n?mero de aplica??es cr?ticas envolvendo sistemas de tempo real aliado ao aumento da densidade dos circuitos integrados e a redu??o progressiva da tens?o de alimenta??o, tornou os sistemas embarcados cada vez mais suscept?veis ? ocorr?ncia de falhas transientes. T?cnicas que exploram o aumento da robustez de sistemas em componentes integrados (SoC) atrav?s do aumento do ciclo de trabalho do sinal de rel?gio gerado por um bloco PLL para acomodar eventuais atrasos indesejados da l?gica [1] s?o poss?veis solu??es para aumentar a confiabilidade de sistemas eletr?nicos. Diz-se que estes sistemas utilizam t?cnicas de error avoidance. Outras t?cnicas cujo objetivo n?o ? o de evitar falhas, mas sim o de detect?-las, s?o ditas t?cnicas de error detection. Este trabalho aborda esse segundo tipo de t?cnica para aumentar a confiabilidade de sistemas eletr?nicos; ou seja, aborda o desenvolvimento de t?cnicas que realizam a detec??o de erros em tempo de execu??o do sistema. Sistemas de tempo real n?o dependem somente do resultado l?gico de computa??o, mas tamb?m no tempo em que os resultados s?o produzidos. Neste cen?rio, diversas tarefas s?o executadas e o escalonamento destas em fun??o de restri??es temporais ? um tema de grande import?ncia. Durante o funcionamento destes sistemas em ambientes expostos ? interfer?ncia eletromagn?tica (EMI), existe a enorme probabilidade de ocorrerem falhas transientes. Assim, a utiliza??o de t?cnicas capazes de detectar erros evita que dados err?neos se propaguem pelo sistema at? atingir as sa?das e portanto, produzindo um defeito e/ou comprometendo a caracter?stica temporal do sistema. Basicamente, as t?cnicas de detec??o s?o classificadas em duas categorias: solu??es baseadas em software e solu??es baseadas em hardware. Neste contexto, o objetivo principal deste trabalho ? especificar e implementar uma solu??o baseada em software (descrito em linguagem C e inserida no n?cleo do Sistema Operacional de Tempo Real - RTOS) ou baseada em hardware (descrito em linguagem VHDL e conectada no barramento do processador) capaz de detectar em tempo de execu??o eventuais erros devido a falhas ocorridas no sistema. As falhas consideradas neste trabalho s?o aquelas que afetam a execu??o correta do fluxo de controle do programa. A solu??o proposta ? inovadora no sentido de se ter como alvo sistemas SoC com RTOS multitarefa em ambiente preemptivo. A solu??o proposta associa a estes sistemas, t?cnicas h?bridas de detec??o de erros: baseadas em software (YACCA [2,3]) e em hardware (WDT [4,5], OSLC [6,7] e SEIS [8,9,10]). Diferentes vers?es do sistema proposto foram implementadas. Em seguida, foram validadas em um ambiente de interfer?ncia eletromagn?tica (EMI) segundo a norma IEC 62132-2 [11] que define regras para os testes de circuitos integrados expostos ? EMI irradiada. A an?lise dos resultados obtidos demonstra que a metodologia proposta ? bastante eficiente, pois apresenta uma alta cobertura de falhas e supera os principais problemas presentes nas solu??es propostas na literatura. Ou seja, associa uma menor degrada??o de desempenho com um menor consumo de mem?ria e uma maior cobertura de falhas.

Made available in DSpace on 2015-04-14T13:56:16Z (GMT). No. of bitstreams: 1 417996.pdf: 4174866 bytes, checksum: 4a179b07ca438054c69ef666401f47d5 (MD5) Previous issue date: 2009-03-31 / O desenvolvimento de aplica??es cr?ticas de tempo real tolerantes a falhas representa um grande desafio para engenheiros e pesquisadores, visto que uma falha pode gerar efeitos catastr?ficos para o sistema, ocasionando grandes perdas financeiras e/ou de vidas humanas. Este tipo de sistema comumente utiliza processadores embarcados que processam dados de entrada e geram um determinado n?mero de sa?das de acordo com as especifica??es do mesmo. Entretanto, devido ? alta complexidade dos sistemas embarcados de tempo real, ? cada vez mais freq?ente o uso de um sistema operacional com o objetivo de simplificar o projeto do mesmo. Basicamente, o sistema operacional de tempo real (real-time operating system - RTOS) funciona como uma interface entre o hardware e o software. Contudo, sistemas embarcados de tempo real podem ser afetados por falhas transientes. Estas falhas podem degradar tanto o funcionamento da aplica??o quanto o do pr?prio sistema operacional embarcado. Em sistemas embarcados de tempo real, estas falhas podem afetar n?o somente as sa?das produzidas durante a execu??o da aplica??o, mas tamb?m as restri??es de tempo associadas ?s tarefas executadas pelo sistema operacional. Neste contexto, o presente trabalho prop?e uma nova t?cnica baseada em hardware capaz de aumentar a robustez de sistemas embarcados de tempo real. A t?cnica proposta ? baseada na implementa??o de um Infrastructure IP core (I-IP) denominado Escalonador- HW, que monitora a execu??o das tarefas e verifica se as mesmas est?o de acordo com as restri??es de tempo e seq??ncia de execu??o especificadas. Para validar a t?cnica proposta, foi desenvolvido um estudo-de-caso baseado em um microprocessador pipeline e um kernel de RTOS, al?m de um conjunto de benchmarks capazes de exercitar diferentes servi?os oferecidos pelo sistema operacional embarcado. Este estudo-de-caso foi mapeado em um dispositivo program?vel l?gico (FPGA). Experimentos de inje??o de falhas por Software e Hardware foram realizados para validar a capacidade de detec??o de falhas e estimar os overheads introduzidos pela t?cnica. Os resultados demonstram que a lat?ncia de detec??o de falhas ? menor que a lat?ncia de detec??o por parte do RTOS, sendo a cobertura de detec??o do Escalonador-HW maior que ? RTOS. Por ultimo, o overhead introduzido representa aproximadamente 6% do processador Plasma.