Ces travaux de thèse s’inscrivent dans le cadre d’une collaboration entre les laboratoires G2ELAB et IMEP-LAHC en lien avec le projet BQR WiSiTUDe (Grenoble-INP). Le but de cette thèse concerne la conception, modélisation et caractérisation du gate driver intégré pour transistors de puissance à base d’un transformateur sans noyau pour le transfert isolé d'ordres de commutation. La thèse est composée de deux grandes parties : - Une partie de la conception, la modélisation et la caractérisation du transformateur intégré dans deux technologies CMOS 0.35 µm bulk et CMOS 0.18 µm SOI. - Une partie de la conception, la simulation et la mise en œuvre de deux circuits de commande intégrée dans ces deux technologies. Ainsi, l’aspect du système du convertisseur de puissance sera étudié en proposant une nouvelle conception couplée commande/puissance à faible charge. Les résultats de ce travail de thèse ont permis de valider les approches proposées. Deux modèles fiables (électrique 2D et électromagnétique 3D) du transformateur ont été établis et validés via une réalisation CMOS 0.35 µm standard. De plus, un driver CMOS bulk, intégrant l’ensemble du transformateur sans noyau avec plusieurs fonctions de pilotage de la commande rapprochée a été caractérisé et validé. Finalement, un gate driver générique a été conçu en technologie CMOS SOI, intégrant dans une seule puce les étages de commande éloignée, l’isolation galvanique et la commande rapprochée pour transistors de puissance. Ce gate driver présente nombre d’avantages en termes d’interconnexion, de la consommation de la surface de silicium, de la consommation énergétique du driver et de CEM. Les perspectives du travail de thèse sont multiples, à savoir d’une part l’assemblage 3D entre le gate driver et le composant de puissance et d’autre part les convertisseurs de multi-transistors. / This thesis work focuses on the design, modelling and the implementation of integrated gate drivers for power transistors based on CMOS coreless transformer. The main objectives of thesis are the design, modeling and characterization of coreless transformer in two technologies CMOS 0.35 µm bulk and CMOS 0.18 µm SOI, as well as the design and the characterization of two integrated gate drivers in these two technologies. The results of thesis allow us to validate our proposal models for coreless transformer: 2D electrical model and 3D electromagnetic model. Moreover, one CMOS bulk isolated gate driver which monolithically integrates the coreless transformer, the secondary side control circuit for power transistors has been fabricated and validated for both high side and low side configuration in a Buck converter. Finally, a CMOS SOI isolated gate driver is designed; integrates in one single chip the external control, the coreless transformer and the close gate driver circuit for power transistors. This one-chip solution presents a numerous advantages in term of interconnect parasitic, energy consumption, silicon surface consumption, and EMI with a high level of galvanic isolation. The perspectives of this SOI gate driver are multiple, on the one hand, are the 3D assemblies between gate driver/power transistors and on the other hand, are the multiple-switch converter.
| Identifer | oai:union.ndltd.org:theses.fr/2015GRENT017 |
| Date | 02 April 2015 |
| Creators | To, Duc Ngoc |
| Contributors | Grenoble, Lembeye, Yves |
| Source Sets | Dépôt national des thèses électroniques françaises |
| Language | French |
| Detected Language | French |
| Type | Electronic Thesis or Dissertation, Text |
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