With FinFET based Application Specific Integrated Circuit (ASIC) designs delivering on the promises of scalability, performance, and power, the road ahead is bumpy with technical challenges in building efficient ASICs. Designers can no longer rely on the ‘auto-scaling’ power reduction that follows technology node scaling, in these times when 7nm presents itself as a ‘long-lived’ node. This leads to the need for early power analysis and reduction flows that are incorporated into the ASIC Intellectual Property (IP) design flow. This leads to a focus on power-efficient design in addition to being functionally efficient. Power inefficiency related hotspots are the leading causes of chip re-spins, and a guideline methodology to design blocks in a power-efficient manner leads to a power-efficient design of the Integrated Circuits (ICs). This alleviates the intensity of cooling requirements and the cost. The Common Memory controller is one of the leading consumers of power in the ASIC designs at Ericsson. This Thesis focusses on developing a power analysis and reduction flow for the common memory controller by connecting the verification environment of the block to low-level power analysis tools, using motivated test cases to collect power metrics, thereby leading to two main goals of the Thesis, characterization and optimization of the block for power. This work also includes an energy efficiency perspective through the Differential Energy Analysis technique, initiated by Qualcomm and Ansys, to improve the flow by improving the test cases that help uncover power inefficiencies/bugs and therefore optimize the block. The flow developed in the Thesis fulfills the goals of characterizing and optimizing the block. The characterization data is presented to provide an idea of the type of data that can be collected and useful for SoC architects and designers in planning for future designs. The characterization/profiling data collected from the blocks collectively contribute to the Electronic System-level power analysis that helps correlate the ASIC power estimate to silicon. The work also validates the flow by working on a specific sub-block, identifying possible power bugs, modifying the design and validating improved performance and thereby, validating the flow. / Med FinFET-baserade applikationsspecifika integrerade kretsar (ASIC) -konstruktioner som ger löften om skalbarhet, prestanda och kraft är vägen framåt ojämn med tekniska utmaningar när det gäller att bygga effektiva ASIC: er. Formgivare kan inte längre lita på den "autoskalande" effektminskningen som följer teknisk nodskalning, i dessa tider då 7nm presenterar sig som en "långlivad" nod. Detta leder till behovet av tidig kraftanalys och reduktionsflöden som är integrerade i ASIC Intellectual Property (IP) designflöde. Detta leder till fokus på energieffektiv design förutom att det är funktionellt effektivt. Krafteffektivitetsrelaterade hotspots är de ledande orsakerna till respins av chip, och en riktlinjemetodik för att konstruera block på ett energieffektivt sätt leder till energieffektiv design av Integrated Circuits (ICs). Detta lindrar intensiteten hos kylbehovet och kostnaden. Common Memory-kontrollen är en av de ledande energikonsumenterna i ASIC-designen hos Ericsson. Denna avhandling fokuserar på att utveckla en effektanalys och reduktionsflöde för den gemensamma minneskontrollern genom att ansluta verifieringsmiljön för blocket till lågnivåeffektanalysverktyg, med hjälp av motiverade test caser för att samla effektmätvärden, vilket leder till två huvudmål för avhandlingen, karakterisering och optimering av blocket för kraft. Detta arbete inkluderar också energieffektivitetsperspektiv genom Differential Energy Analys-teknik, initierad av Qualcomm och Ansys, för att förbättra flödet genom att förbättra test cases som hjälper till att upptäcka effekteffektivitet / buggar och därför optimera blocket. Flödet som utvecklats i avhandlingen uppfyller målen att karakterisera och optimera blocket. Karaktäriseringsdata presenteras för att ge en uppfattning om vilken typ av data som kan samlas in och vara användbara för SoC-arkitekter och designers i planering för framtida mönster. Karaktäriserings/ profileringsdata som samlats in från blocken bidrar tillsammans till effektanalysen för elektronisk systemnivå som hjälper till att korrelera ASIC-effektberäkningen till kisel. Arbetet validerar också flödet genom att arbeta på ett specifikt underblock, identifiera möjliga effektbuggar, modifiera utforma och validera förbättrad prestanda och därmed validera flödet.
| Identifer | oai:union.ndltd.org:UPSALLA1/oai:DiVA.org:kth-280095 |
| Date | January 2020 |
| Creators | Balachandran, Neerajnayan |
| Publisher | KTH, Skolan för elektroteknik och datavetenskap (EECS) |
| Source Sets | DiVA Archive at Upsalla University |
| Language | English |
| Detected Language | Swedish |
| Type | Student thesis, info:eu-repo/semantics/bachelorThesis, text |
| Format | application/pdf |
| Rights | info:eu-repo/semantics/openAccess |
| Relation | TRITA-EECS-EX ; 2020:458 |
Page generated in 0.0019 seconds