Le travail de thèse a consisté, en priorité, à s’approprier les technologies d’intégration verticale en usage dans l’industrie pour réaliser des mémoires à plusieurs étages, et à en évaluer l’apport pour les capteurs à pixel CMOS (CPS). Cette approche s’appuie sur la capacité de l’industrie à interconnecter des puces amincies empilées les unes sur les autres. Elle ouvre la perspective d’associer plusieurs microcircuits superposés à un même pixel, en dépits de sa taille réduite. L’interconnexion est donc réalisée au niveau du pixel. Ce saut technologique permet de lever la majorité des obstacles à l’obtention de performances optimales des CPS. On peut en particulier combiner des puces réalisées dans des technologies CMOS très différentes, chacune optimale pour une fonctionnalité précise. La collection des charges du signal peut ainsi être réalisée dans une couche dédiée, les microcircuits de conditionnement analogique des signaux peuvent être concentrés dans une autre couche, une troisième couche pouvant héberger les parties numériques assurant la compression puis la transmission des signaux, etc. Ce progrès se traduit notamment par la possibilité de combiner haute résolution spatiale et lecture rapide, avec une amélioration probable de la tolérance aux rayonnements intenses.On s’affranchit de cette manière des limitations provenant des paramètres de fabrication des fondeurs, qui ne permettent pas à l’heure actuelle, de pleinement exploiter le potentiel des CPS à l’aide d’une technologie CMOS unique. / The thesis has been a priority as taking ownership of vertical integration technologies used in the industry to realize a multistage development, and to evaluate the contributions on CMOS pixel sensors (CPS). 3D integration technologies (3DIT) provide a way to mitigate this hampering correlation between speed and resolution, since they allow to staple layers of readout circuitry on top of the sensing layer, which results in a drastic increase of the functionalities located in (the shadow of) each pixel. A multi-layer structure allows for a higher spatial resolution because more and more transistors may be integrated vertically in a relatively small pixel. Moreover, bringing the components of the sensor closer to each other translates in a faster readout, owing to the reduction in the average length of the inner connecting wires. Vertical integration also opens up the possibility of combining different technologies best suited to each of the sensor main functionalities (signal sensing, analog and digital signal processing and transmission). It overcomes the limitations in this way from the foundry manufacturing parameters, which do not allow to fully exploit the potential ofCPS with a single CMOS technology. 3D-CPS are thus expected to overcome most of the limitations of standard 2DCPS, and are therefore suspected to over new perspectives for the innermost layer of the ILC vertex detector.
| Identifer | oai:union.ndltd.org:theses.fr/2012STRAE032 |
| Date | 09 May 2012 |
| Creators | Fu, Yunan |
| Contributors | Strasbourg, Winter, Marc |
| Source Sets | Dépôt national des thèses électroniques françaises |
| Language | English |
| Detected Language | French |
| Type | Electronic Thesis or Dissertation, Text |
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