Les récentes avancées des applications de télécommunication radio-fréquences (RF), l'augmentation des fréquences d'opération des microprocesseurs et les possibilités de stockage de données rapides ont pour conséquence une expansion exponentielle du volume de données échangées. Ce développement a été permis et a engendré une demande croissante de systèmes de télécommunication de plus en plus performants, que ce soit en terme de débit, de flexibilité des réseaux, et bien évidement de coût des systèmes.<br /><br />Tous les systèmes de communication modernes requièrent un signal périodique stable pour fournir une base de temps nécessaire à la synchronisation, à l'alignement des horloges d'échantillonnage, à la récupération d'horloge ou encore à la synthèse de fréquence. Le verrouillage de phase est une des principales techniques pour répondre à ces besoins.<br /><br />L'enjeu de ce travail de thèse est de concevoir, réaliser et caractériser une boucle à verrouillage de phase capable de s'intégrer dans un système de télécommunication développé en partenariat entre la société STMicroelectronics et l'Institut Matériaux Microélectronique Nanosciences de Provence (IM2NP). Ce système faible coût, faible consommation, réalisé en technologie CMOS est destiné à des applications de type réseaux personnels sans fils. Des contraintes fortes en terme de surface silicium, consommation, réactivité de la boucle et de précision fréquentielle sont les éléments directeurs de la conception de cette PLL. La boucle réalisée devra être capable de fonctionner en synthétiseur de fréquence et en modulateur FSK. Une attention particulière sera portée à l'oscillateur contrôlé en tension, véritable coeur de la PLL proposée.
| Identifer | oai:union.ndltd.org:CCSD/oai:tel.archives-ouvertes.fr:tel-00395267 |
| Date | 25 September 2008 |
| Creators | Cheynet De Beaupré, Vincent |
| Publisher | Université de Provence - Aix-Marseille I |
| Source Sets | CCSD theses-EN-ligne, France |
| Language | French |
| Detected Language | French |
| Type | PhD thesis |
Page generated in 0.0019 seconds