On assiste aujourd’hui à une évolution des systèmes électroniques nomades vers des fonctionnalités plus avancées. Cette complexification des systèmes électroniques nomades nécessite une augmentation de la puissance de calcul des puces électronique, ce qui se peut se traduire par une utilisation d’une technologie CMOS agressive, mais qui se complète aujourd’hui par une technique appelée intégration 3D. Il ne s’agit donc plus d’une évolution classique à l’échelle du transistor suivant la loi de Moore mais à celle de l’échelle plus large du boîtier / système, on parle alors de la loi de « More than Moore ». L’empilement tridimensionnel (3D) des puces électroniques engendre une augmentation de la densité de puissance totale dissipée par unité de surface de l’empilement final. Cette puissance, résultant essentiellement de l’effet joule dans les transistors et l’interconnexion, est une source de chaleur qui contribue à l’augmentation de la température globale de la puce. L’objectif global de cette thèse est d’étudier les échanges thermiques dans un empilement de puces 3D durant leur fonctionnement. On s’attachera à comprendre les effets géométriques ou matériaux de l’empilement ainsi que l’impact du placement des TSV, Bumps ... sur ces échanges thermiques. L’étude s’appuie sur des simulations numériques validées par des mesures expérimentales sur des empilements 3D. Ces études numérique et expérimentale auront comme finalité de déduire des règles de dessin thermiques qui seront validées sur le dessin de circuits basiques ou plus complexes. Dans la suite, ces différents objectifs seront motivés et abordés en détail. L’établissement d’un modèle thermique basé sur des simulations en éléments finis d’un procédé industriel CMOS 65 nm 3D permettra d’aborder le problème de modélisation de la manière la plus précise possible. En effet, les précédentes simulations ont utilisé des modèles compacts – donc de moindre précision que les éléments finis – et un procédé générique qui ne reflète pas toutes les propriétés des matériaux, et en particulier celles des interfaces. Les résultats ainsi obtenus seront validés par des mesures sur des puces empilées réalisées dans le procédé considéré. Dans cette partie expérimentale, l’objectif est de déterminer une cartographie de la température dans un empilement 3D en utilisant des capteurs embarqués dans le silicium, et ce sous différentes conditions d’opération de la puce 3D. Il en ressortira un modèle numérique validé et calibré par des mesures expérimentales. / Today we are witnessing an evolution of mobile electronic systems to more advanced features. The complexity of mobile electronic systems requires an increase in computing power of electronic chips, which can lead to the use of aggressive CMOS technology, but which now completed with a technique called 3D integration. It is more of a classical evolution across the transistor following Moore's law but that of the wider scale of the packaging / system, it is called the law of "More than Moore". Three dimensional (3D) stack of electronic chip generates an increase in the density of total power dissipated per unit area of the final stack. This power, essentially resulting in the Joule effect transistors and interconnection, is a source of heat which contributes to increase the overall temperature of the chip. The global objective of this thesis is to study the heat transfer in a 3D stack of chips during operation. We will seek to understand the geometric or materials effects of the stack and the impact of the placement of TSV, Bumps ... on these heat exchanges. The study is based on numerical simulations validated by experimental measurements on 3D stacks. These numerical and experimental studies have as a goal to deduce thermal design rules that will be validated in the drawing of basic or more complex circuits. In the following, these goals will be motivated and discussed in detail. The establishment of a thermal model based on finite element simulations of an industrial process 3D CMOS 65 nm will address the problem of modelling the most accurate way possible. Indeed, previous simulations used compact models - so that the lower accuracy of finite elements - and a generic method that does not reflect all of the properties of materials, and in particular interfaces. The results obtained will be validated by measurements on stacked chips carried out within the process concerned. In the experimental part, the objective is to determine a thermal mapping in a 3D stack using sensors embedded in the silicon, and under different conditions of 3D chip process. This will provide a numerical model validated and calibrated by experimental measurements.
| Identifer | oai:union.ndltd.org:theses.fr/2014EMSE0766 |
| Date | 27 November 2014 |
| Creators | Souare, Papa Momar |
| Contributors | Saint-Etienne, EMSE, Borbely, Andras |
| Source Sets | Dépôt national des thèses électroniques françaises |
| Language | French |
| Detected Language | French |
| Type | Electronic Thesis or Dissertation, Text |
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