Grandes saltos tecnológicos viabilizaram a integração de circuitos digitais de alta complexidade, com centenas de pinos e milhões de transistores. Sistematicamente, dispositivos eletromecânicos estão sendo substituídos por Circuitos Integrados (CIs) que contêm sistemas inteiros, ampliando o uso generalizada da eletrônica. Com o aumento da complexidade e quantidade de CIs produzidos, a tarefa de detectar de forma rápida e eficiente aqueles chips com problemas assumiu grande importância. Como a Testabilidade [McClu 86] de um CI afeta sua qualidade, um circuito que não é completamente testável, para um determinado modelo de falha, tem menos valor que outro inteiramente testável [De Mi 94]. Em estudos sobre confiabilidade, desempenho, custos e Testabilidade de circuitos VLSI verificou-se que o custo associado ao processo de testes de circuitos VLSI estava praticamente estabilizado, enquanto outros componentes do preço final do chip caíam. Por estas razões, a Testabilidade foi incorporada ao projeto desde suas concepções iniciais, apresentando geralmente resultados com menor Sobreárea e mínimo impacto no desempenho, quando comparado a CIs produzidos sem considerações relacionadas a testes. Uma técnica de teste que dispensa o uso de Equipamento Automático de Teste, conhecida como Autoteste Incorporado (em inglês, Built-In Self-Test BIST), consiste em adaptar partes do próprio CI para gerar Vetores de Teste, comprimir e analisar os resultados. A técnica BIST tem sido empregada com sucesso em ambientes de projeto de Síntese de Alto Nível (High Level Synthesis, HLS), que tende a reduzir o tempo de projeto de um ASIC, auxiliando a determinação da arquitetura RTL [Stru et al. 99]. Nesta dissertação, considera-se uma forma específica de BIST, o structural off-line BIST [Abr et al. 90], em que o Autoteste se dá quando o CI digital é retirado de sua operação normal e colocado em modo teste, para que um Plano de Teste para Unidades Funcionais seja executado (na fase de manufatura e/ou de serviço em campo). O Plano de Teste, baseado em uma descrição estrutural do CI, é gerado por um algoritmo concebido para detectar os registradores que devem ser reconfigurados em Geradores de Padrões de Teste (em inglês, Test Pattern Generators, TPGs) e Analisadores de Assinatura (Signature Analyzers, SAs). O critério de seleção dos registradores baseia-se numa Função Custo, que avalia globalmente o grau de compartilhamento de cada registrador candidato, e a contribuição que a sua eventual escolha causaria no tempo final de teste. Os Registradores de Teste, reconfigurados em Autômatos Celulares (Cellular Automata, CAs), devem operar segundo um Rule Number, neste caso, Regra 90 ou 150. A tarefa do Autoteste paralelo é dividida em duas etapas: na primeira, a cada uma das Unidades Funcionais é associado o melhor momento possível para início de sua sessão de teste, resultando na construção gradativa de uma Matriz de Estado de Teste, e na segunda, com a Matriz de Estado de Teste já totalmente definida, é feita uma análise global para minimizar o número de candidatos a registrador de teste. O resultado final é um Plano de Teste Otimizado definindo as regras dos TPGs (TPG90 e/ou TPG150), o custo em termos de Sobreárea, o início da geração dos Vetores de Teste, sua duração e a Cobertura de Falha mínima. / Great technological developments have made possible the integration of digital circuits of high complexity, with hundreds of pins and million of transistors. Electromechanical devices are being systematically substituted for Integrated Circuits (ICs) that contain complete systems, extending the generalized use of electronics. With the increasing complexity and amount of ICs, the task of detecting faulty chips in a fast and efficient way has assumed great importance. As testability [McClu 86] affects the quality of an IC, a circuit that is not fully testable for one determined fault model has less value than another which is entirely testable [De Mi 94]. It was verified in studies on reliability, performance, costs and testability of VLSI circuits that the cost associated with tests was practically stabilized, while other components of the final price fell. For these reasons, testability was incorporated in the design since its initial conception, producing generally minor area overhead and minimum impact on the performance, when compared to ICs produced without test considerations. One test technique that eliminates de needs for use of Automatic Test Equipment, known as BIST - Built-In Self-Test, consists of adapting parts of the IC to generate Test Vectors, compress and analyze the results. The BIST technique has been used successfully in design of HLS - High Level Synthesis - environments, which tends to reduce the ASICs design time, easing the task of determining the RTL architecture [Stru et al. 99]. In this dissertation a specific form of BIST, the structural off-line BIST [Abr et al. 90], is considered. To start the self-test it is necessary to halt the normal operation of the digital IC and put it in test mode, so that a Test Plan for Functional Units is executed (in the phase of manufacture and/or in the field). The Test Plan based on the structure of the IC is generated by an algorithm conceived to detect the registers which will be reconfigured in TPGs - Test Pattern Generators, and SAs - Signature Analyzers. The criterion for selection of the registers is based on a Cost Function, which globally evaluates the degree of sharing of each register candidate, and the contribution that its eventual choice would cause in the final test time. The Test Registers reconfigured in CAs Cellular Automata - must operate according to a Rule Number, in this case Rule 90 or 150. The task of the parallel self-test is divided into two stages: in the first one, to each Functional Unit is associated the best possible moment for its test session beginning, resulting in the gradual construction of a Test Status Matrix, and in the second, with the Test Status Matrix completely defined, a global analysis is made to minimize the number of register candidates. The final result is an Optimized Test Plan, which defines the rules of the TPGs (TPG90 and/or TPG150), the area overhead cost, the beginning of the Test Vector Generation, its duration and the minimum Fault Coverage.
| Identifer | oai:union.ndltd.org:IBICT/oai:teses.usp.br:tde-18032002-143753 |
| Date | 19 January 2001 |
| Creators | José Artur Quilici Gonzalez |
| Contributors | Wang Jiang Chau, Mario Lucio Cortes, Marius Strum |
| Publisher | Universidade de São Paulo, Engenharia Elétrica, USP, BR |
| Source Sets | IBICT Brazilian ETDs |
| Language | Portuguese |
| Detected Language | Portuguese |
| Type | info:eu-repo/semantics/publishedVersion, info:eu-repo/semantics/masterThesis |
| Source | reponame:Biblioteca Digital de Teses e Dissertações da USP, instname:Universidade de São Paulo, instacron:USP |
| Rights | info:eu-repo/semantics/openAccess |
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