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Previous issue date: 2015-03-16 / A evolu??o cont?nua da tecnologia de circuitos integrados tem permitido integrar
milhares de transistores em uma ?nica pastilha de sil?cio. Devido ?
miniaturiza??o desta tecnologia, a redu??o do di?metro do fio e do transistor os
tornaram mais fr?geis e suscet?veis a quebras, tornando o circuito mais
suscept?vel a falhas permanentes tanto durante o processo de fabrica??o quanto
durante seu tempo de vida ?til. As arquiteturas reconfigur?veis de gr?o grosso,
tamb?m chamadas de CGRAs (Coarse Grained Reconfigurable Architectures),
t?m sido utilizadas como uma alternativa ?s arquiteturas tradicionais para tentar
tolerar essas falhas, devido ? sua intr?nseca redund?ncia de hardware e ao alto
desempenho obtido por essas arquiteturas. Essa disserta??o prop?e um
mecanismo de toler?ncia a falhas numa CGRA com o objetivo de aumentar a
toler?ncia da arquitetura mesmo considerando uma alta taxa de falhas. O
mecanismo proposto foi adicionado ao escalonador da CGRA, que consiste no
mecanismo respons?vel pelo mapeamento das instru??es na arquitetura. O
mapeamento das instru??es ocorre em tempo de execu??o, traduzindo o c?digo
bin?rio sem a necessidade de recompila??o. Al?m disso, para permitir a
acelera??o da aplica??o, o mapeamento ? realizado atrav?s de um algoritmo
guloso que faz uso do modulo scheduling, que consiste em uma t?cnica em
software pipeline para acelera??o de la?os. Os resultados obtidos a partir de
simula??es de inje??o de falhas e de execu??o do escalonador demonstram que,
mesmo com o mecanismo de toler?ncia a falhas proposto, o tempo de
mapeamento das instru??es se mant?m na ordem de microssegundos. Esse
resultado permite que o mapeamento das instru??es continue sendo realizado
em tempo de execu??o. Al?m disso, tamb?m foi realizado um estudo de taxa de
mapeamento do escalonador. Os resultados demonstram que, mesmo com
taxas acima de 50% de falhas em unidades funcionas e componentes de
interconex?o, o escalonador conseguiu mapear instru??es na arquitetura em
parte das aplica??es testadas. / The continuous evolution of integrated circuit technology has allowed integrating
thousands of transistors on a single chip. This is due to the miniaturization
process, which reduces the diameter of wires and transistors. One drawback of
this process is that the circuit becomes more fragile and susceptible to break,
making the circuit more susceptible to permanent faults during the manufacturing
process as well as during their lifetime. Coarse Grained Reconfigurable
Architectures (CGRAs) have been used as an alternative to traditional
architectures in an attempt to tolerate such faults due to its intrinsic hardware
redundancy and high performance. This work proposes a fault tolerance
mechanism in a CGRA in order to increase the architecture fault tolerance even
considering a high fault rate. The proposed mechanism was added to the
scheduler, which is the mechanism responsible for mapping instructions onto the
architecture. The instruction mapping occurs at runtime, translating binary code
without the need for recompilation. Furthermore, to allow faster implementation,
instruction mapping is performed using a greedy module scheduling algorithm,
which consists of a software pipeline technique for loop acceleration. The results
show that, even with the proposed mechanism, the time for mapping instructions
is still in order of microseconds. This result allows that instruction mapping
process remains at runtime. In addition, a study was also carried out mapping
scheduler rate. The results demonstrate that even at fault rates over 50% in
functional units and interconnection components, the scheduler was able to map
instructions onto the architecture in most of the tested applications.
| Identifer | oai:union.ndltd.org:IBICT/oai:repositorio.ufrn.br:123456789/20011 |
| Date | 16 March 2015 |
| Creators | Santos, Eliselma Vieira dos |
| Contributors | 00990410498, http://lattes.cnpq.br/5777010848661813, Carvalho, Bruno Motta de, 79228860472, http://lattes.cnpq.br/0330924133337698, Silva, Ivan Saraiva, 43728090425, http://lattes.cnpq.br/1844463012703650, Pereira, M?nica Magalh?es |
| Publisher | Universidade Federal do Rio Grande do Norte, PROGRAMA DE P?S-GRADUA??O EM SISTEMAS E COMPUTA??O, UFRN, Brasil |
| Source Sets | IBICT Brazilian ETDs |
| Language | Portuguese |
| Detected Language | English |
| Type | info:eu-repo/semantics/publishedVersion, info:eu-repo/semantics/masterThesis |
| Source | reponame:Repositório Institucional da UFRN, instname:Universidade Federal do Rio Grande do Norte, instacron:UFRN |
| Rights | info:eu-repo/semantics/openAccess |
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