Submitted by Automa??o e Estat?stica (sst@bczm.ufrn.br) on 2016-03-09T23:06:17Z No. of bitstreams: 1 EliselmaVieiraDosSantos_DISSERT.pdf: 2170008 bytes, checksum: a21121290242fb8c43c3f7fe9a9cf8d0 (MD5) / Approved for entry into archive by Arlan Eloi Leite Silva (eloihistoriador@yahoo.com.br) on 2016-03-11T19:37:06Z (GMT) No. of bitstreams: 1 EliselmaVieiraDosSantos_DISSERT.pdf: 2170008 bytes, checksum: a21121290242fb8c43c3f7fe9a9cf8d0 (MD5) / Made available in DSpace on 2016-03-11T19:37:06Z (GMT). No. of bitstreams: 1 EliselmaVieiraDosSantos_DISSERT.pdf: 2170008 bytes, checksum: a21121290242fb8c43c3f7fe9a9cf8d0 (MD5) Previous issue date: 2015-03-16 / A evolu??o cont?nua da tecnologia de circuitos integrados tem permitido integrar milhares de transistores em uma ?nica pastilha de sil?cio. Devido ? miniaturiza??o desta tecnologia, a redu??o do di?metro do fio e do transistor os tornaram mais fr?geis e suscet?veis a quebras, tornando o circuito mais suscept?vel a falhas permanentes tanto durante o processo de fabrica??o quanto durante seu tempo de vida ?til. As arquiteturas reconfigur?veis de gr?o grosso, tamb?m chamadas de CGRAs (Coarse Grained Reconfigurable Architectures), t?m sido utilizadas como uma alternativa ?s arquiteturas tradicionais para tentar tolerar essas falhas, devido ? sua intr?nseca redund?ncia de hardware e ao alto desempenho obtido por essas arquiteturas. Essa disserta??o prop?e um mecanismo de toler?ncia a falhas numa CGRA com o objetivo de aumentar a toler?ncia da arquitetura mesmo considerando uma alta taxa de falhas. O mecanismo proposto foi adicionado ao escalonador da CGRA, que consiste no mecanismo respons?vel pelo mapeamento das instru??es na arquitetura. O mapeamento das instru??es ocorre em tempo de execu??o, traduzindo o c?digo bin?rio sem a necessidade de recompila??o. Al?m disso, para permitir a acelera??o da aplica??o, o mapeamento ? realizado atrav?s de um algoritmo guloso que faz uso do modulo scheduling, que consiste em uma t?cnica em software pipeline para acelera??o de la?os. Os resultados obtidos a partir de simula??es de inje??o de falhas e de execu??o do escalonador demonstram que, mesmo com o mecanismo de toler?ncia a falhas proposto, o tempo de mapeamento das instru??es se mant?m na ordem de microssegundos. Esse resultado permite que o mapeamento das instru??es continue sendo realizado em tempo de execu??o. Al?m disso, tamb?m foi realizado um estudo de taxa de mapeamento do escalonador. Os resultados demonstram que, mesmo com taxas acima de 50% de falhas em unidades funcionas e componentes de interconex?o, o escalonador conseguiu mapear instru??es na arquitetura em parte das aplica??es testadas. / The continuous evolution of integrated circuit technology has allowed integrating thousands of transistors on a single chip. This is due to the miniaturization process, which reduces the diameter of wires and transistors. One drawback of this process is that the circuit becomes more fragile and susceptible to break, making the circuit more susceptible to permanent faults during the manufacturing process as well as during their lifetime. Coarse Grained Reconfigurable Architectures (CGRAs) have been used as an alternative to traditional architectures in an attempt to tolerate such faults due to its intrinsic hardware redundancy and high performance. This work proposes a fault tolerance mechanism in a CGRA in order to increase the architecture fault tolerance even considering a high fault rate. The proposed mechanism was added to the scheduler, which is the mechanism responsible for mapping instructions onto the architecture. The instruction mapping occurs at runtime, translating binary code without the need for recompilation. Furthermore, to allow faster implementation, instruction mapping is performed using a greedy module scheduling algorithm, which consists of a software pipeline technique for loop acceleration. The results show that, even with the proposed mechanism, the time for mapping instructions is still in order of microseconds. This result allows that instruction mapping process remains at runtime. In addition, a study was also carried out mapping scheduler rate. The results demonstrate that even at fault rates over 50% in functional units and interconnection components, the scheduler was able to map instructions onto the architecture in most of the tested applications.

Made available in DSpace on 2014-12-17T15:47:47Z (GMT). No. of bitstreams: 1 MonicaMP.pdf: 1183724 bytes, checksum: 59ab47a1731d0a647c07a25b7e4f0a84 (MD5) Previous issue date: 2008-02-21 / The increase of applications complexity has demanded hardware even more flexible and able to achieve higher performance. Traditional hardware solutions have not been successful in providing these applications constraints. General purpose processors have inherent flexibility, since they perform several tasks, however, they can not reach high performance when compared to application-specific devices. Moreover, since application-specific devices perform only few tasks, they achieve high performance, although they have less flexibility. Reconfigurable architectures emerged as an alternative to traditional approaches and have become an area of rising interest over the last decades. The purpose of this new paradigm is to modify the device s behavior according to the application. Thus, it is possible to balance flexibility and performance and also to attend the applications constraints. This work presents the design and implementation of a coarse grained hybrid reconfigurable architecture to stream-based applications. The architecture, named RoSA, consists of a reconfigurable logic attached to a processor. Its goal is to exploit the instruction level parallelism from intensive data-flow applications to accelerate the application s execution on the reconfigurable logic. The instruction level parallelism extraction is done at compile time, thus, this work also presents an optimization phase to the RoSA architecture to be included in the GCC compiler. To design the architecture, this work also presents a methodology based on hardware reuse of datapaths, named RoSE. RoSE aims to visualize the reconfigurable units through reusability levels, which provides area saving and datapath simplification. The architecture presented was implemented in hardware description language (VHDL). It was validated through simulations and prototyping. To characterize performance analysis some benchmarks were used and they demonstrated a speedup of 11x on the execution of some applications / O aumento na complexidade das aplica??es vem exigindo dispositivos cada vez mais flex?veis e capazes de alcan?ar alto desempenho. As solu??es de hardware tradicionais s?o ineficientes para atender as exig?ncias dessas aplica??es. Processadores de prop?sito geral, embora possuam flexibilidade inerente devido ? capacidade de executar diversos tipos de tarefas, n?o alcan?am alto desempenho quando comparados ?s arquiteturas de aplica??o espec?fica. Este ?ltimo, por ser especializado em uma pequena quantidade de tarefas, alcan?a alto desempenho, por?m n?o possui flexibilidade. Arquiteturas reconfigur?veis surgiram como uma alternativa ?s abordagens convencionais e vem ganhado espa?o nas ?ltimas d?cadas. A proposta desse paradigma ? alterar o comportamento do hardware de acordo com a aplica??o a ser executada. Dessa forma, ? poss?vel equilibrar flexibilidade e desempenho e atender a demanda das aplica??es atuais. Esse trabalho prop?e o projeto e a implementa??o de uma arquitetura reconfigur?vel h?brida de granularidade grossa, voltada a aplica??es baseadas em fluxo de dados. A arquitetura, denominada RoSA, consiste de um bloco reconfigur?vel anexado a um processador. Seu objetivo ? explorar paralelismo no n?vel de instru??o de aplica??es com intenso fluxo de dados e com isso acelerar a execu??o dessas aplica??es no bloco reconfigur?vel. A explora??o de paralelismo no n?vel de instru??o ? feita em tempo de compila??o e para tal, esse trabalho tamb?m prop?e uma fase de otimiza??o para a arquitetura RoSA a ser inclu?da no compilador GCC. Para o projeto da arquitetura esse trabalho tamb?m apresenta uma metodologia baseada no reuso de hardware em caminho de dados, denominada RoSE. Sua proposta ? visualizar as unidades reconfigur?veis atrav?s de n?veis de reusabilidade, que permitem a economia de ?rea e a simplifica??o do projeto do caminho de dados da arquitetura. A arquitetura proposta foi implementada em linguagem de descri??o de hardware (VHDL). Sua valida??o deu-se atrav?s de simula??es e da prototipa??o em FPGA. Para an?lise de desempenho foram utilizados alguns estudos de caso que demonstraram uma acelera??o de at? 11 vezes na execu??o de algumas aplica??es

Made available in DSpace on 2014-12-17T14:55:50Z (GMT). No. of bitstreams: 1 BrunoLMTS_DISSERT.pdf: 3836374 bytes, checksum: 430e05d393bcb665a7880036b61844c2 (MD5) Previous issue date: 2011-03-31 / This work treats of an implementation OFDMA baseband processor in hardware for LTE Downlink. The LTE or Long Term Evolution consist the last stage of development of the technology called 3G (Mobile System Third Generation) which offers an increasing in data rate and more efficiency and flexibility in transmission with application of advanced antennas and multiple carriers techniques. This technology applies in your physical layer the OFDMA technical (Orthogonal Frequency Division Multiple Access) for generation of signals and mapping of physical resources in downlink and has as base theoretical to OFDM multiple carriers technique (Orthogonal Frequency Division Multiplexing). With recent completion of LTE specifications, different hardware solutions have been developed, mainly, to the level symbol processing where the implementation of OFDMA processor in base band is commonly considered, because it is also considered a basic architecture of others important applications. For implementation of processor, the reconfigurable hardware offered by devices as FPGA are considered which shares not only to meet the high requirements of flexibility and adaptability of LTE as well as offers possibility of an implementation quick and efficient. The implementation of processor in reconfigurable hardware meets the specifications of LTE physical layer as well as have the flexibility necessary for to meet others standards and application which use OFDMA processor as basic architecture for your systems. The results obtained through of simulation and verification functional system approval the functionality and flexibility of processor implemented / Esta disserta??o trata da implementa??o de um processador banda base em hardware para Downlink LTE. O LTE ou Long Term Evolution compreende o ?ltimo est?gio de desenvolvimento das tecnologias chamadas de 3G (Telefonia M?vel de Terceira Gera??o) que prov? um incremento nas taxas de dados e maior efici?ncia e flexibilidade na transmiss?o com emprego de t?cnicas avan?adas de antenas e de t?cnicas de transmiss?o de m?ltiplas portadoras. Esta tecnologia aplica em sua camada f?sica a t?cnica OFDMA (Orthogonal F requency Division Multiple Access) para gera??o de sinais e mapeamento dos recursos f?sicos no downlink e tem como base te?rica ? t?cnica de m?ltiplas portadoras OFDM (Orthogonal Frequency Division Multiplexing). Com recente finaliza??o das especifica??es da tecnologia LTE, diversas solu??es em hardware tem sido propostas e desenvolvidas, principalmente, ao n?vel de processamento de s?mbolo em que a implementa??o do processador OFDMA em banda base ? comumente considerada, visto que ela ? tamb?m considerada como arquitetura b?sica de outras importantes aplica??es. Para implementa??o do processador, hardwares reconfigur?veis oferecidos por dispositivos como FPGA s?o considerados que visa n?o s? atender os altos requisitos de flexibilidade e adaptabilidade do LTE como tamb?m oferecem a possibilidade de uma implementa??o r?pida e eficiente. A implementa??o do processador em hardware reconfigur?vel atendeu as especifica??es da camada f?sica LTE bem como se mostrou flex?vel o suficiente para atender outros padr?es e aplica??es que utilizem o processador OFDMA como arquitetura b?sica de seus sistemas. Os resultados obtidos atrav?s de simula??o e verifica??o funcional do sistema atestam a funcionalidade e a flexibilidade do processador implementado