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Previous issue date: 2009-12-11 / The increasing use of digital video on the Internet, devices and also in mobile digital TV has lead
to an increasing interest for research in this area, from both industry and academia. This work
follows this trend by proposing the investigation of the main aspects of digital video, video
compression and also of the H.264/AVC video compression for the implementation of
performance efficient dedicated architectures for some modules of the H.264/AVC encoder. In
particular, this work presents some architectural alternatives for the increase of performance of
two modules of the H.264/AVC, which are: T Module (composed by the Forward Hadamard and
Discrete Cosine Transforms) and Motion Estimation (ME). For the implementation of these
modules the use of techniques to the increase of performance has been considered, such as the
use of efficient adders and pipeline. This efficient adders presents high use of hardware features.
Thus, the implemented architectures in this work presented these characteristics too. The main
aspect presented by the implemented modules is a large number of arithmetic operations of
addition and subtraction for their processing. Thus, the motivation of this work is the increase of
performance of these modules, from the use of efficient adder/subtractor circuits that are present
in literature. In particular, 4:2, 8:2 and 16:2 adder compressors that perform the simultaneous
addition of 4, 8 and 16 operands, respectively, with no penalties in area and the critical path are
used. The architectures were described in VHDL and targeted to ASIC technology. The
validation of the circuits and the obtained results were performed by using Leonardo Spectrum
tool from Mentor Graphics. Comparisons against the solutions of the literature were done and the
main results show that the architectures proposed in this work are more efficient. Significant
gains in performance are achievable using our solutions for both Forward Transforms and Motion
Estimation architectures / A crescente utilização de vídeos digitais na Internet, em dispositivos móveis e também na TV
digital faz com que haja um interesse crescente em pesquisas nesta área, tanto na indústria quanto
no meio acadêmico. Este trabalho segue esta tendência e tem como proposta estudar aspectos de
vídeo digital, compressão de vídeo e também do padrão H.264/AVC de compressão de vídeo
para a implementação de arquiteturas dedicadas eficientes em desempenho, isto é, com elevada
frequência de operação, dos módulos do codificador do padrão H.264/AVC. Em particular, este
trabalho apresenta algumas alternativas arquiteturais para aumento de desempenho de dois
módulos do padrão H.264/AVC, que são: Módulo T (composto pelas Transformadas Diretas
Transformadas Hadamard e Transformada Discreta do Coseno) e Estimação de Movimento
(ME). A implementação destes módulos foi realizada utilizando técnicas para o aumento de
desempenho, tais como o uso de somadores eficientes e pipeline. Uma característica dos
somadores eficientes utilizados neste trabalho é o uso elevado de recursos de hardware. Assim,
as arquiteturas implementadas neste trabalho também apresentaram esta característica. Os
módulos implementados apresentam como principal característica um elevado número de
operações aritméticas de soma e subtração para o seu processamento. Desta forma, a motivação
deste trabalho consiste em aumentar o desempenho destes módulos, a partir da utilização de
circuitos somadores/subtratores eficientes presentes na literatura. Em particular, são utilizados
circuitos somadores compressores 4:2, 8:2 e 16:2, pois estes realizam a soma simultânea de 4, 8 e
16 operandos, respectivamente, sem penalidades em área e no caminho crítico. As arquiteturas
foram descritas em VHDL e direcionadas para tecnologia ASIC, a validação e resultados foram
obtidos através da ferramenta Leonardo Spectrum da Mentor Graphics. Para os estudos de caso
utilizados neste trabalho (Transformadas Diretas e Estimação de Movimento), foram feitas
comparações com soluções apresentadas na literatura e os resultados mostram que as arquiteturas
implementadas neste trabalho obtiveram significativos ganhos em desempenho, quando
comparadas com soluções apresentadas na literatura
| Identifer | oai:union.ndltd.org:IBICT/oai:tede.ucpel.edu.br:tede/101 |
| Date | 11 December 2009 |
| Creators | Silva, André Marcelo Coelho da |
| Contributors | Costa, Eduardo Antônio César da |
| Publisher | Universidade Catolica de Pelotas, Mestrado em Ciência da Computação, Ucpel, BR, Informática |
| Source Sets | IBICT Brazilian ETDs |
| Language | Portuguese |
| Detected Language | Portuguese |
| Type | info:eu-repo/semantics/publishedVersion, info:eu-repo/semantics/masterThesis |
| Format | application/pdf |
| Source | reponame:Biblioteca Digital de Teses e Dissertações do UCpel, instname:Universidade Católica de Pelotas, instacron:UCPEL |
| Rights | info:eu-repo/semantics/openAccess |
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