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Previous issue date: 2016 / Although the advancement of semiconductor technology enable the fabrication of devices with increasingly reduced propagation delay, potentially leading to higher operating frequencies, manufacturing process variability grows very aggressively in modern processes. To cope with growing variability phenomena, significant delay margins need to be added to clock signal’s periods, to ensure timing closure, which limits performance gains and constrains power efficiency. Among the several techniques that have been explored in the last decades to address these problems, three are quite relevant and promising either in isolation or combined: voltage scaling, asynchronous circuits and resilient architectures. This work investigates how voltage scaling affects circuit path delays, and produces three sets of original contributions. The first set establishes a technique to ensure that circuits synthesized with a reduced library achieve results comparable to the full library, while keeping functionality at low supply voltages. The second set of contributions composes a method to extend the voltage corners supported by standard cell libraries. This takes place through new library characterization techniques. The third set of contributions provides insights on the effects of voltage scaling in the design of resilient circuits. This analysis evaluates supply voltages in super- and sub-threshold levels. / Embora o avanço da tecnologia de semicondutores permita a fabricação de dispositivos com atrasos de propagação reduzidos, potencialmente habilitando o aumento da frequência de operação, as variações em processos de fabricação modernos crescem de forma muito agressiva. Para lidar com este problema, significativas margens de atraso devem ser adicionadas ao período de sinais de relógio, limitando os ganhos em desempenho e a eficiência energética do circuito. Entre as diversas técnicas exploradas nas últimas décadas para amenizar esta dificuldade, três se destacam como relevantes e promissoras, isoladas ou combinadas: a redução da tensão de alimentação, o uso de projeto assíncrono e arquiteturas resilientes. Este trabalho investiga como a redução de tensão de alimentação afeta os atrasos de caminhos em circuitos digitais, e produz três contribuições originais. A primeira é a definição uma técnica para garantir que circuitos sintetizados com um conjunto reduzido de células atinjam resultados comparaveis aos da biblioteca completa, mantendo a sua funcionalidade mesmo quando alimentados por tensões reduzidas. A segunda é a composição de um método para estender o suporte a níveis de tensão de alimentação para bibliotecas de células padrão providas por fabicantes de CIs, através de novas técnicas de caracterização de bibliotecas. A terceira é a análise dos efeitos do escalamento de tensão no projeto de circuitos resilientes, considerando tensões de alimentação superiores e inferiores à tensão de limiar dos transistores.
| Identifer | oai:union.ndltd.org:IBICT/urn:repox.ist.utl.pt:RI_PUC_RS:oai:meriva.pucrs.br:10923/8104 |
| Date | January 2016 |
| Creators | Gibiluka, Matheus |
| Contributors | Calazans, Ney Laert Vilar |
| Publisher | Pontifícia Universidade Católica do Rio Grande do Sul, Porto Alegre |
| Source Sets | IBICT Brazilian ETDs |
| Language | Portuguese |
| Detected Language | Portuguese |
| Type | info:eu-repo/semantics/publishedVersion, info:eu-repo/semantics/masterThesis |
| Source | reponame:Repositório Institucional da PUC_RS, instname:Pontifícia Universidade Católica do Rio Grande do Sul, instacron:PUC_RS |
| Rights | info:eu-repo/semantics/openAccess |
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