La r eduction (\scaling") continue des dimensions des transistors MOS- FET nous a conduits a l' ere de la nano electronique. Le transistor a ef- fet de champ multi-grilles (MultiGate FET, MuGFET) avec l'architecture \nano l canal" est consid er e comme un candidat possible pour le scaling des MOSFET jusqu' a la n de la roadmap. Parall element au scaling des CMOS classiques ou scaling suivant la loi de Moore, de nombreuses propo- sitions de nouveaux dispositifs, exploitant des ph enom enes nanom etriques, ont et e faites. Ainsi, le transistor mono electronique (SET), utilisant le ph enom ene de \blocage de Coulomb", et le transistor a atome unique (SAT), en tant que transistors de dimensions ultimes, sont les premiers disposi- tifs nano electroniques visant de nouvelles applications comme la logique a valeurs multiples ou l'informatique quantique. Bien que le SET a et e ini- tialement propos e comme un substitut au CMOS (\Au-del a du dispositif CMOS"), il est maintenant largement consid er e comme un compl ement a la technologie CMOS permettant de nouveaux circuits fonctionnels. Toutefois, la faible temp erature de fonctionnement et la fabrication incompatible avec le proc ed e CMOS ont et e des contraintes majeures pour l'int egration SET avec la technologie FET industrielle. Cette th ese r epond a ce probl eme en combinant les technologies CMOS de dimensions r eduites, SET et SAT par le biais d'un sch ema d'int egration unique a n de fabriquer des transistors \Trigate" nano l. Dans ce travail, pour la premi ere fois, un SET fonction- nant a temp erature ambiante et fabriqu es a partir de technologies CMOS SOI a l' etat de l'art (incluant high-k/grille m etallique) est d emontr e. Le fonctionnement a temp erature ambiante du SET n ecessite une le (ou canal) de dimensions inf erieures a 5 nm. Ce r esultat est obtenu grce a la r eduction du canal nano l "trigate" a environ 5 nm de largeur. Une etude plus ap- profondie des m ecanismes de transport mis en jeu dans le dispositif est r ealis ee au moyen de mesures cryog eniques de conductance. Des simula- tions NEGF tridimensionnelles sont egalement utilis ees pour optimiser la conception du SET. De plus, la coint egration sur la m^eme puce de MOS- FET FDSOI et SET est r ealis ee. Des circuits hybrides SET-FET fonction- nant a temp erature ambiante et permettant l'ampli cation du courant SET jusque dans la gamme des milliamp eres (appel e \dispositif SETMOS" dans la litt erature) sont d emontr es de m^eme que de la r esistance di erentielle n egative (NDR) et de la logique a valeurs multiples. Parall element, sur la m^eme technologie, un transistor a atome unique fonc- tionnant a temp erature cryog enique est egalement d emontr e. Ceci est obtenu par la r eduction de la longueur de canal MOSFET a environ 10 nm, si bien qu'il ne comporte plus qu'un seul atome de dopant dans le canal (dif- fus ee a partir de la source ou de drain). A basse temp erature, le trans- port d' electrons a travers l' etat d' energie de ce dopant unique est etudi e. Ces dispositifs fonctionnent egalement comme MOSFET a temp erature am- biante. Par cons equent, une nouvelle m ethode d'analyse est d evelopp ee en corr elation avec des caract eristiques a 300K et des mesures cryog eniques pour comprendre l'impact du dopant unique sur les caracteristiques du MOSFET a temp erature ambiante.
| Identifer | oai:union.ndltd.org:CCSD/oai:tel.archives-ouvertes.fr:tel-00813508 |
| Date | 27 September 2012 |
| Creators | Deshpande, Veeresh |
| Publisher | Université de Grenoble |
| Source Sets | CCSD theses-EN-ligne, France |
| Language | English |
| Detected Language | French |
| Type | PhD thesis |
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