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Previous issue date: 2016-05-27 / With advances in technology and miniaturization of CMOS, reliability during the life cycle
of Integrated Circuit (IC) becomes a complex concern for critical applications. Miniaturization
brings many benefits as high performance, power consumption and increase
number of functions inside of IC. However, alongside with these, the benefits for increase
of interconnections and density of such SoCs create new challenges for the industry. Moreover, a chip needs to store more and more information, resulting in the fact that
SRAM occupy the greatest part of SoCs. Consequently, technology advances need to increase
the transistor?s density, turnning them a critical concern for testing and reliability
to be analysed after manufacturing, since it creates new types of defects. Defects during
manufacture process, as well as Negative Bias Temperature Instability (NBTI), Hot
Carrier Injection (HCI) and Electromagnetic Interference (EMI) phenomena represent important
challenges that must be addressed at an early stages and over the IC?s life-time.
In this context, understanding these phenomena and how they affect technologies below
65nm is essential to ensure reliability required for critical applications. In addition, another source of defects is related to process variations during manufacture.
Such defects, like resistive-open and resistive-bridge, appear as the most incident. These
defects occur due to small geometric changes in the cell, resulting in static and dynamic
failures. Depending on the size of defect they can be considered as weak-defects, which
do not result in faulty behaviour at logic level and are not sensitized in conventional
manufacturing tests. Note that dynamic faults are considered most responsible for testescapes
during manufacturing test. Another important phenomena that affects the reliability of ICs over time is NBTI, causing
the aging of SRAMs. In this context, this work proposes to analyze the impact of
NBTI in SRAM cells with weak resistive-open and resistive-bridge defects that can escape
manufacturing tests due to their dynamic behaviour but, with aging, may become
dynamic faults over time. / Com o avan?o tecnol?gico e a miniaturiza??o da tecnologia CMOS, garantir a confiabilidade
durante a vida ?til de Circuitos Integrados (CI) tem se tornado um ponto extremamente
complexo e importante para aplica??es consideradas cr?ticas. Muitos s?o os
benef?cios que esses avan?os trouxeram, como aumento do desempenho, frequ?ncia de
opera??o, CIs com capacidade para novas e mais complexas funcionalidades entre outros.
Entretanto, com o aumento do n?mero de interconex?es e densidade dos System-on-chip
(SoC) novos desafios surgiram e necessitam ser solucionados para que estes avan?os possam
continuar. Avan?os tecnol?gicos possibilitaram a fabrica??o de componentes com uma maior densidade
de transistores em uma pequena ?rea de sil?cio, tornando-se um ponto cr?tico para
o teste e an?lise da confiabilidade ap?s sua fabrica??o, uma vez que esse processo de
fabrica??o gera novos tipos de defeitos. Neste sentido, defeitos do tipo resistive-open e
resistive-bridge aparecem como os mais prov?veis. Esses defeitos ocorrem devido a pequenas
mudan?as geom?tricas das c?lulas e podem causar falhas est?ticas, bem como
falhas din?micas. Da mesma forma, fen?menos como Negative Bias Temperature Instability
(NBTI), Positive Bias Temperature Instability (PBTI), Hot Carrier Injection (HCI)
e Electromagnetic Interference (EMI) representam importantes desafios que obrigatoriamente
devem ser tratados desde a fase inicial de projeto de CIs, bem como durante toda a
sua vida ?til. Assim, compreender esses fen?menos e como os mesmos afetam tecnologias
abaixo de 65nm ? considerado fundamental a fim de garantir a confiabilidade exigida para
aplica??es consideradas cr?ticas. Neste contexto, esse trabalho visa avaliar o impacto de defeitos resistivos do tipo resistiveopen
e resistive-bridge nas c?lulas de mem?ria do tipo 6T, que passaram nos testes de
manufatura, mas que, ao longo dos anos manifestaram falha devido a presen?a do fen?meno
de NBTI. Esses defeitos foram modelados atrav?s da inser??o de resist?ncias em
determinados pontos da c?lula de mem?ria. Foi observado que defeitos do tipo resistive-open e resistive-bridge quando presentes entre
os inversores de uma c?lula de mem?ria e n?o detectados durante os testes de manufatura,
resultaram em falha nas opera??es de leitura da c?lula ao longo dos anos quando na
presen?a de NBTI. Essa falha apresenta-se inicialmente com um comportamento din?mico
e, de acordo com o envelhecimento da c?lula, passa a comporta-se como est?tica. Essa
situa??o compromete a confiabilidade da c?lula, uma vez que o tempo de vida estimado
da c?lula ser? inferior ao projetado.
| Identifer | oai:union.ndltd.org:IBICT/oai:tede2.pucrs.br:tede/7672 |
| Date | 27 May 2016 |
| Creators | Martins, Marco T?lio Gon?alves |
| Contributors | P?hls, Leticia Maria Bolzani |
| Publisher | Pontif?cia Universidade Cat?lica do Rio Grande do Sul, Programa de P?s-Gradua??o em Engenharia El?trica, PUCRS, Brasil, Faculdade de Engenharia |
| Source Sets | IBICT Brazilian ETDs |
| Language | Portuguese |
| Detected Language | English |
| Type | info:eu-repo/semantics/publishedVersion, info:eu-repo/semantics/masterThesis |
| Format | application/pdf |
| Source | reponame:Biblioteca Digital de Teses e Dissertações da PUC_RS, instname:Pontifícia Universidade Católica do Rio Grande do Sul, instacron:PUC_RS |
| Rights | info:eu-repo/semantics/openAccess |
| Relation | 207662918905964549, 500, 500, 500, -655770572761439785, 4518971056484826825 |
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