Pirmajame skyriuje yra nagrinėjama LPLM(Lauku Programuojamos Loginės Matricos) (angl. FPGA) struktūra. Nagrinėjama vidinė LPLM struktūra t.y. trasavimas, loginiai elementai ir įėjimai/išėjimai. Toliau nagrinėjama „Altera“ firmos siūlomas programinis NIOS II procesorius, kuris gaunamas įkėlus NIOS II programos kodą į LPLM. „Altera“ NIOS II yra programinis bendros paskirties, 32 bitų RISC procesorius optimizuotas programuojama logika. / A first chapter deals with FPGA (field programmable gate arrays) structure. There are examined FPGA gates, input and output devices, an routing inside devices. Further an analysis of Altera's NIOS II soft processor, which is obtained by uploading the NIOS II code into the FPGA, is done. Altera's NIOS II is a general-purpose programmable, 32-bit RISC processor optimized for programmable logic.
| Identifer | oai:union.ndltd.org:LABT_ETD/oai:elaba.lt:LT-eLABa-0001:E.02~2013~D_20130822_154637-38974 |
| Date | 22 August 2013 |
| Creators | Biliūnas, Ellanas Rokas |
| Contributors | Daunys, Gintautas, Miniotas, Darius, Dervinis, Donatas, Gedvilas, Andrius, Laurutis, Vincas, Ramanauskas, Nerijus, Siauliai University |
| Publisher | Lithuanian Academic Libraries Network (LABT), Siauliai University |
| Source Sets | Lithuanian ETD submission system |
| Language | Lithuanian |
| Detected Language | Unknown |
| Type | Master thesis |
| Format | application/pdf |
| Source | http://vddb.laba.lt/obj/LT-eLABa-0001:E.02~2013~D_20130822_154637-38974 |
| Rights | Unrestricted |
Page generated in 0.0019 seconds