Conselho Nacional de Desenvolvimento Científico e Tecnológico / This work presents the prototyping and analysis of new multiplier architectures under the physical level of abstraction. Circuits recently presented in the academic community are analyzed and compared against the state of the art. The new architectures operate on signed multiplication and maintain the pure form of an array multiplier. These architectures are extended for radix-2m encoding, where m is the number of the bits, which leads to a reduction of the number of partial lines. The proposed approach significantly improves the state of the art, enabling gains in performance and power consumption. Such aspects are attractive for the implementations of the new multipliers in the physical level. For the most of the systems, functionality tests are used in order to verify if a circuit is functionally equivalent to a given specification. These types of tests have to be the first part of the development of the circuit. Thus, we have developed in this work a flow of the circuit analysis. This flow covers since the functional tests, passing through the stages of physical synthesis in transistors level and FPGA, until the prototyping in Silicon of the architectures. In this work, we have used the same test vectors in all the stages of the project which involves, since the verification of the logical functionality until the extraction of the power consumption in physical level. / Este trabalho apresenta a prototipação e análise de novas arquiteturas de circuitos multiplicadores digitais sob o ponto de vista físico. São analisados circuitos recentemente apresentados no meio científico e comparados com o estado da arte. As novas arquiteturas efetuam operações de multiplicação com sinal e mantêm a mesma regularidade de um multiplicador array convencional. As arquiteturas podem operar com números na base 2m, onde m é o número de bits, o que permite a redução do número de linhas de produtos parciais, tendo-se desta forma, ganhos significativos em desempenho e redução do consumo de potência. Tais características, tornam-se um fator atrativo para as implementações dos circuitos multiplicadores no nível físico. Para a maioria dos sistemas, testes de funcionalidade envolvem a necessidade de provar que o circuito é funcionalmente equivalente a uma determinada especificação. Estes devem ser usualmente os primeiros testes que um projetista deve construir como parte do processo de desenvolvimento do circuito. Desta forma, também faz parte deste trabalho o desenvolvimento de um fluxo de análise dos circuitos. Este fluxo deve percorrer desde os testes funcionais, passando por etapas de síntese física em nível de transistores e em FPGA, até a prototipação em Silício das arquiteturas. Neste trabalho, as arquiteturas de multiplicadores foram submetidas aos mesmos vetores de teste em todas as etapas de projeto, que envolvem desde a verificação da funcionalidade lógica, até a extração do consumo de potência no nível físico.
| Identifer | oai:union.ndltd.org:IBICT/oai:repositorio.ufsm.br:1/8443 |
| Date | 23 March 2005 |
| Creators | Oliveira, Leonardo Londero de |
| Contributors | Martins, João Baptista dos Santos |
| Publisher | Universidade Federal de Santa Maria, Programa de Pós-Graduação em Engenharia Elétrica, UFSM, BR, Engenharia Elétrica |
| Source Sets | IBICT Brazilian ETDs |
| Language | Portuguese |
| Detected Language | Portuguese |
| Type | info:eu-repo/semantics/publishedVersion, info:eu-repo/semantics/masterThesis |
| Format | application/pdf |
| Source | reponame:Repositório Institucional da UFSM, instname:Universidade Federal de Santa Maria, instacron:UFSM |
| Rights | info:eu-repo/semantics/openAccess |
| Relation | 300400000007, 400, 500, 500, 387c22c8-ee71-42c2-bef6-6512bce38747, 3b7f10cc-5952-4aa2-a888-6e38e3821019 |
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